RTL示意图RTL示意图不显示按常数设置的输入-Xilinx-AMD社区-FPGA CPLD-ChipDebug

RTL示意图RTL示意图不显示按常数设置的输入

描述

当模块具有恒定数量的输入端口(例如IN1(8’H3C))时,RTL示意图不能正确显示端口的所有引脚。

一些设计将显示作为连接GND/VCC的输入,但是一些设计没有显示连接。

解决方案

在这些情况下,应使用技术视图示意图代替RTL视图示意图。
或者,用户可以在PrimLoad或ViVADO集成设计环境中查看示意图设计。

见:(赛灵思解答41500)RTL与技术示意图的区别
请登录后发表评论

    没有回复内容