为什么我在LatticeECP3 FPGA中路由我的SERDES / PCS接口时钟时遇到问题？

FPGA架构的LatticeECP3 SERDES / PCS接口不会自动为时钟路由提供完整的连接。

实际上，只有tx_full_clk_ch0具有到主时钟路由结构的连接。这是因为PCS / SERDES支持的大多数协议都依赖于PCS的时钟容差补偿（CTC）块，它使用tx_full_clk_ch0作为读时钟。

所以大多数时候使用tx_full_clk_ch0来满足整个四元组的需求并不是问题。。但是，有些应用需要使用其他tx时钟以及rx时钟。。在这种情况下，所有时钟都连接到辅助或区域时钟结构。。辅助时钟结构在设备上提供七个全局时钟路由。。七个也可以分段为时钟区域。。如果您需要使用每通道时钟，最好使用区域时钟，这样您就不会为整个设备占用整个辅助时钟网络。
。有关LatticeECP3架构中时钟布线的更多信息，请参阅
。LatticeECP3 sysCLOCK PLL / DLL设计和使用指南 – TN1178。