MIG 7系列AXI DDR3 / DDR2  – 在MIG内启用“窄突发”选项不会影响RTL,参数保持设置为“0”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

MIG 7系列AXI DDR3 / DDR2 – 在MIG内启用“窄突发”选项不会影响RTL,参数保持设置为“0”

描述

发现版本: MIG 7系列v2.2
版本已解决:请参阅(Xilinx答复54025)

当我在MIG GUI中选择窄突发时,example_top.v中的窄突发参数不反映这一点。

我该如何启用?

参数如下:

参数C_S_AXI_SUPPORTS_NARROW_BURST = 1,

是示例设计中未更新的参数,但在用户设计中。

将此更新为“0”将解决示例设计的此问题。

修订记录:

09/03/2014 – 初始版本

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