7系列MIG – DDR3 – app_rd_data_end保持高位

描述

发现版本： MIG 7系列v2.1

切换多次后，app_rd_data_end可能会变得很高，如下面的示例设计仿真中所示：

解

控制器使用4：1 PHY到控制器时钟比 ，app_rd_data_end始终与app_rd_data_valid一起声明为高。

因此，用户逻辑不需要该信号，可以忽略该信号。

对于2：1控制器，app_rd_data_end会在app_rd_data上返回的第二个字上正确切换。