MIG 7系列DDR3 – Kintex-7 -2L / -3L – 对于工作在1333 Mbps（667MHz）以上的设计产生的400MHz的refclk频率不正确会导致实施期间出现DRC错误

描述

发现版本： MIG 7系列v2.1
版本已解决：请参阅（Xilinx答复54025）

从v2.1开始，MIG 7系列使用增加的IDELAYCTRL参考时钟频率，用于工作在1333Mbps以上的设计。

有关详细信息，请参阅（Xilinx答复60687） 。

但是，对于Kintex -2L / -3L速度等级，不支持400MHz参考时钟。

因此，在实现过程中会生成DRC错误，如下所示：

错误：[Drc 23-20]规则违规（AVAL-31）IODELAY_RefClkFreq – 配置无效。
IDELAYE2_FINEDELAY u_mig_7series_v2_1 / u_mig_7series_v2_1_mig / u_memc_ui_top_axi / mem_intfc0 / ddr_phy_top0 / u_ddr_mc_phy_wrapper / u_ddr_mc_phy / ddr_phy_4lanes_0.u_ddr_phy_4lanes / ddr_byte_lane_B.ddr_byte_lane_B / ddr_byte_group_io /输入_ [1] .iserdes_dq_.idelay_finedelay_dq.idelaye2具有无效REFCLK_FREQUENCY值（400.000000）。
此器件和speedgrade仅允许190-210或290-310的值。
更高的速度和非低功率器件允许值范围190-210,290-310或390-410。
解决方案：更改时序要求或查看数据表以了解其他部件的速度范围。

解

要解决此问题，需要在user_design / rtl目录中的<module_name> _mig.v / .vhd和<module_name> _mig_sim.v / .vhd rtl文件中手动将参数REF_CLK_MMCM_IODELAY_CTRL设置为“FALSE”。

这将保持预先存在的200MHz refclk设置。

修订记录：

06/18/2014 – 初步发布