14.5 CORE Generator  – 时钟向导和Aurora 8B10B内核为项目层次结构添加了示例设计-Xilinx-AMD社区-FPGA CPLD-ChipDebug

14.5 CORE Generator – 时钟向导和Aurora 8B10B内核为项目层次结构添加了示例设计

描述

当我为PLL或Aurora 8B10B内核生成输出文件时,* _exdes.vhd示例设计源文件会自动添加到我的项目层次结构中。

每次重新生成核心时,示例设计文件都会返回。

此问题已在ISE版本14.6中得到修复。

要解决ISE 14.5及更早版本中的问题,请从项目中删除.xci文件,并在完成IP自定义后手动将生成的源文件或生成的网表添加到项目中。

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