社区标签 PCIe-ChipDebug-第3页

标签

PCIe

帖子 81阅读 1630

PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准。

帖子数

81

阅读量

1630

等级-LV3-ChipDebug

2年前更新17次阅读

PCIe扫盲——TLP路由（Routing）基础

PCIe 首先来分析一个例子，如下图所示：
当包（Packet）到达Switch的输入端口（Ingress Port）时，端口首先会检查包是否有错误，然后...

PCIe扫盲——TLP路由（Routing）基础-ChipDebug

PCIe扫盲——TLP路由（Routing）基础-ChipDebug

PCIe扫盲——TLP路由（Routing）基础-ChipDebug

PCIe扫盲——TLP路由（Routing）基础-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新7次阅读

PCIe扫盲——Base Limit寄存器详解

PCIe 上一篇文章介绍了Type0型配置空间Header中的BAR的作用和用法，但是PCIe中的桥设备（Switch和Root中的P2P）又是如何判断某一请求...

PCIe扫盲——Base Limit寄存器详解-ChipDebug

PCIe扫盲——Base Limit寄存器详解-ChipDebug

PCIe扫盲——Base Limit寄存器详解-ChipDebug

+2

PCIe扫盲——Base Limit寄存器详解-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新53次阅读

PCIe扫盲——基地址寄存器（BAR）详解

PCIe 基地址寄存器（BAR）在配置空间（Configuration Space）中的位置如下图所示：
其中Type0 Header最多有6个BAR，而Type1 Header最...

PCIe扫盲——基地址寄存器（BAR）详解-ChipDebug

PCIe扫盲——基地址寄存器（BAR）详解-ChipDebug

PCIe扫盲——基地址寄存器（BAR）详解-ChipDebug

PCIe扫盲——基地址寄存器（BAR）详解-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新8次阅读

PCIe扫盲——Type0 Type1 型配置请求

PCIe 前面的文章中介绍过有两种类型的配置空间，Type0和Type1，分别对应非桥设备（Endpoint）和桥设备（Root和Switch端口中的P2P桥）...

PCIe扫盲——Type0 Type1 型配置请求-ChipDebug

PCIe扫盲——Type0 Type1 型配置请求-ChipDebug

PCIe扫盲——Type0 Type1 型配置请求-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新13次阅读

PCIe扫盲——一个Memory Read操作的例子

PCIe 前面的一系列文章简要地介绍了PCIe总线的结构、事务层、数据链路层和物理层。下面我们用一个简单地的例子来回顾并总结一下。
如...

PCIe扫盲——一个Memory Read操作的例子-ChipDebug

PCIe扫盲——一个Memory Read操作的例子-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新27次阅读

PCIe扫盲——BDF与配置空间

PCIe 前面的文章中介绍过，每一个PCIe设备可以只有一个功能（Function），即Fun0。也可以拥有最多8个功能，即多功能设备（Multi-Fun）...

PCIe扫盲——BDF与配置空间-ChipDebug

PCIe扫盲——BDF与配置空间-ChipDebug

PCIe扫盲——BDF与配置空间-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新8次阅读

PCIe扫盲——PCIe总线数据链路层入门

PCIe 前面的文章介绍过，数据链路层（Data Link Layer）主要进行链路管理（Link Management）、TLP错误检测，Flow Control和Link功耗...

PCIe扫盲——PCIe总线数据链路层入门-ChipDebug

PCIe扫盲——PCIe总线数据链路层入门-ChipDebug

PCIe扫盲——PCIe总线数据链路层入门-ChipDebug

PCIe扫盲——PCIe总线数据链路层入门-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新3次阅读

PCIe扫盲——PCIe总线事务层入门（三）

PCIe PCIe总线设计之初，充分考虑到了音频和视频传输等这些对时间要求特别敏感的应用。为了保证这些特殊应用的数据包能够得到优先发送...

PCIe扫盲——PCIe总线事务层入门（三）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（三）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（三）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新8次阅读

PCIe扫盲——PCIe总线事务层入门（二）

PCIe 前面的文章介绍了TLP的几种类型以及TLP的包结构。这篇文章来详细地聊一聊Non-Posted Transaction（包括Ordinary Read、Locked Re...

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新12次阅读

PCIe扫盲——PCIe总线事务层入门（一）

PCIe 在介绍事务层之前，首先简单地了解一下PCIe总线的通信机制。假设某个设备要对另一个设备进行读取数据的操作，首先这个设备（称之...

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

+2

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新9次阅读

PCIe扫盲——PCIe总线体系结构入门

PCIe 和很多的串行传输协议一样，一个完整的PCIe体系结构包括应用层、事务层（Transaction Layer）、数据链路层（Data Link Layer）和...

PCIe扫盲——PCIe总线体系结构入门-ChipDebug

PCIe扫盲——PCIe总线体系结构入门-ChipDebug

PCIe扫盲——PCIe总线体系结构入门-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新9次阅读

PCIe扫盲——PCIe总线基本概念

PCIe PCIe总线的提出可以算是代表着传统并行总线向高速串行总线发展的时代的到来。实际上，不仅是PCI总线到PCIe总线，高速串行总线取...

PCIe扫盲——PCIe总线基本概念-ChipDebug

PCIe扫盲——PCIe总线基本概念-ChipDebug

PCIe扫盲——PCIe总线基本概念-ChipDebug

PCIe扫盲——PCIe总线基本概念-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新18次阅读

PCIe扫盲——PCI-X总线基本概念

PCIe PCI-X总线在PCI总线的基础上发展而来，其在软件和硬件层面上都是兼容PCI总线的，但是却显著的提高了总线的性能。也就是说PCI-X的...

PCIe扫盲——PCI-X总线基本概念-ChipDebug

PCIe扫盲——PCI-X总线基本概念-ChipDebug

PCIe扫盲——PCI-X总线基本概念-ChipDebug

+1

PCIe扫盲——PCI-X总线基本概念-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新13次阅读

PCIe扫盲——PCI总线中的Reflected-Wave Signaling

PCIe PCI Spec规定了每个PCI总线上最多可以连接多达32个PCI设备，但是实际上却远远达不到32个，33MHz的32位PCI总线一般只能连接10到12...

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新6次阅读

PCIe扫盲——66MHz的PCI总线与其技术瓶颈

PCIe 为了能够取得更高的带宽，新版本的PCI Spec将PCI总线提高到了64-bit并将频率提高到了66MHz，最高支持533MB/s。下图描述的是一个...

PCIe扫盲——66MHz的PCI总线与其技术瓶颈-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新14次阅读

PCIe扫盲——PCI总线的地址空间分配

PCIe PCI总线具有32位数据/地址复用总线，所以其存储地址空间为2的32次方=4GB。也就是PCI上的所有设备共同映射到这4GB上，每个PCI设备...

PCIe扫盲——PCI总线的地址空间分配-ChipDebug

PCIe扫盲——PCI总线的地址空间分配-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新9次阅读

PCIe扫盲——PCI总线配置周期产生和配置寄存器

PCIe 上一篇文章中也是说到了，I/O Address Space的空间很有限（64KB），所以一般在I/O Space中都有两个寄存器，第一个指向要操作的内...

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新9次阅读

PCIe扫盲——PCI总线的中断和错误处理

PCIe PCI总线使用INTA#、INTB#、INTC#和INTD#信号向处理器发出中断请求。这些中断请求信号为低电平有效，并与处理器的中断控制器连接...

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新21次阅读

PCIe扫盲——PCI总线的三种传输模式

PCIe 本文来简单地介绍一下PCI Spec规定的三种数据传输模型：Programmed I/O（PIO），Peer-to-Peer和DMA。
三种数据传输模型的示意图...

PCIe扫盲——PCI总线的三种传输模式-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新25次阅读

PCIe扫盲——一个典型的PCI总线周期

PCI总线是一种地址和数据复用的总线，即地址和数据占用同一组信号线AD。PCI总线的所有信号都与时钟信号同步，及所有的信号的变化...

PCIe扫盲——一个典型的PCI总线周期-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新8次阅读

PCIe扫盲——PCI总线基本概念

PCI是Peripheral Component Interconnect(外设部件互连标准)的缩写，它曾经是个人电脑中使用最为广泛的接口，几乎所有的主板产品...

PCIe扫盲——PCI总线基本概念-ChipDebug

PCIe扫盲——PCI总线基本概念-ChipDebug

PCIe扫盲——PCI总线基本概念-ChipDebug

FPGA CPLD资料源码分享

评分