社区标签 PCIe-ChipDebug

标签

PCIe

帖子 81阅读 1507

PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准。

帖子数

81

阅读量

1507

等级-LV2-ChipDebug

1年前更新293次阅读

IP核讲解DMA/Bridge Subsystem for PCI Express（一）

一、基本介绍赛灵思7系列的FPGA都支持PCIe(Integrated Root Port and Endpoint)，Artix™-7支持Gen2x4的IP配置，Kintex™-7 和 V...

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

FPGA常见问题

3

等级-LV1-ChipDebug

2年前更新77次阅读

Xilinx FPGA PCIE之DMA

PCIe 在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。PIO(Programmed Input-Output)，可编程输入输出，在该模式下，数据传送由CP...

FPGA常见问题

1

等级-LV3-ChipDebug

2年前更新14次阅读

PCIe扫盲——PCIe总线怎样做到在软件上兼容PCI总线

PCIe 前面的文章中多次说道，PCIe总线在软件上是向前兼容PCI总线的。因此，PCIe总线完整的继承了PCI总线中的配置空间（Configuration ...

PCIe扫盲——PCIe总线怎样做到在软件上兼容PCI总线-ChipDebug

PCIe扫盲——PCIe总线怎样做到在软件上兼容PCI总线-ChipDebug

PCIe扫盲——PCIe总线怎样做到在软件上兼容PCI总线-ChipDebug

+1

PCIe扫盲——PCIe总线怎样做到在软件上兼容PCI总线-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新28次阅读

PCIe扫盲——PCIe简介

PCIe PCI-Express是继ISA和PCI总线之后的第三代I/O总线，即3GIO。由Intel在2001年的IDF上提出，由PCI-SIG（PCI特殊兴趣组织）认证发...

PCIe扫盲——PCIe简介-ChipDebug

PCIe扫盲——PCIe简介-ChipDebug

PCIe扫盲——PCIe简介-ChipDebug

+2

PCIe扫盲——PCIe简介-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新20次阅读

PCIe扫盲——PCIe总线物理层入门

PCIe 前面的文章简单的介绍了一些关于PCIe总线事务层（Transaction Layer）和数据链路层（Data Link Layer）的一些基本概念。这篇文...

PCIe扫盲——PCIe总线物理层入门-ChipDebug

PCIe扫盲——PCIe总线物理层入门-ChipDebug

PCIe扫盲——PCIe总线物理层入门-ChipDebug

PCIe扫盲——PCIe总线物理层入门-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新32次阅读

PCIe扫盲——配置空间的读写机制

PCIe 需要特别注意的是，PCIe的Spec中明确规定只有Root有权限发起配置请求（Originate Configuration Requests），也就是说PCIe系统里...

PCIe扫盲——配置空间的读写机制-ChipDebug

PCIe扫盲——配置空间的读写机制-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新11次阅读

PCIe扫盲——物理层逻辑部分基础（一）

PCIe 首先，回顾一下，之前看了很多遍的PCIe的Layer结构图：PCIe中的物理层主要完成编解码（8b/10b for Gen1&Gen2，128b/130b...

PCIe扫盲——物理层逻辑部分基础（一）-ChipDebug

PCIe扫盲——物理层逻辑部分基础（一）-ChipDebug

PCIe扫盲——物理层逻辑部分基础（一）-ChipDebug

PCIe扫盲——物理层逻辑部分基础（一）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新39次阅读

PCIe扫盲——高级错误报告AER（一）

PCIe 前面的文章提到过高级错误报告（Advanced Error Reporting，AER），接下来详细地介绍一下这一功能。在已有的PCIe错误报告机...

PCIe扫盲——高级错误报告AER（一）-ChipDebug

PCIe扫盲——高级错误报告AER（一）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新15次阅读

PCIe扫盲——两种中断传递方式

PCIe 为了能够让一些优先级高的事务得到优先处理，PCI总线支持外设中断用以提高总线性能。PCIe总线继承了PCI总线的所有中断特性（...

PCIe扫盲——两种中断传递方式-ChipDebug

PCIe扫盲——两种中断传递方式-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新16次阅读

PCIe扫盲——Lattice ECP3/ECP5 SerDes简介

PCIe FPGA发展到今天，SerDes (Serializer - Deserializer) 基本上是标配了。从PCI到PCI Express，从ATA到SATA，从并行ADC接口到JESD2...

PCIe扫盲——Lattice ECP3/ECP5 SerDes简介-ChipDebug

PCIe扫盲——Lattice ECP3/ECP5 SerDes简介-ChipDebug

PCIe扫盲——Lattice ECP3/ECP5 SerDes简介-ChipDebug

+5

PCIe扫盲——Lattice ECP3/ECP5 SerDes简介-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新6次阅读

PCIe扫盲——PCIe错误源详解（二）

PCIe 这篇文章主要介绍事务（Transaction）错误、链路流量控制（Link Flow Control）相关的错误、异常的TLP（Malformed TLP）以及...

PCIe扫盲——PCIe错误源详解（二）-ChipDebug

PCIe扫盲——PCIe错误源详解（二）-ChipDebug

PCIe扫盲——PCIe错误源详解（二）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新6次阅读

PCIe扫盲——关于PCIe参考时钟的讨论

PCIe 本文来聊一聊PCIe系统中的参考时钟，主要参考资料为PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中并没有详...

PCIe扫盲——关于PCIe参考时钟的讨论-ChipDebug

PCIe扫盲——关于PCIe参考时钟的讨论-ChipDebug

PCIe扫盲——关于PCIe参考时钟的讨论-ChipDebug

+2

PCIe扫盲——关于PCIe参考时钟的讨论-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新22次阅读

PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程

PCIe 本文将简要介绍如何使用Jungo公司的WinDriver工具快速开发PCI Express设备驱动，以及相关注意事项。本文所使用的的测试平台信息...

PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程-ChipDebug

PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程-ChipDebug

PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程-ChipDebug

+11

PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新13次阅读

PCIe扫盲——PCIe总线性能评估（有效数据速率估算）

PCIe 前面的文章提到过PCIe总线（Gen1&Gen2）采用了8b/10b编码，因此其有效数据速率为物理线路上的速率的80%。即Gen1的有效速...

PCIe扫盲——PCIe总线性能评估（有效数据速率估算）-ChipDebug

PCIe扫盲——PCIe总线性能评估（有效数据速率估算）-ChipDebug

PCIe扫盲——PCIe总线性能评估（有效数据速率估算）-ChipDebug

+6

PCIe扫盲——PCIe总线性能评估（有效数据速率估算）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新44次阅读

PCIe扫盲——128/130b编码详解

PCIe 前面的文章介绍过PCIe的Gen1和Gen2模式下，物理层使用的是8b/10b的编码。这种编码方式能够实现直流均衡，并且能将数据流中的...

PCIe扫盲——128/130b编码详解-ChipDebug

PCIe扫盲——128/130b编码详解-ChipDebug

PCIe扫盲——128/130b编码详解-ChipDebug

+2

PCIe扫盲——128/130b编码详解-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新14次阅读

PCIe扫盲——ReTimer和ReDriver简介

PCIe 自2019年下半年，PCIe Gen5正式发布以来，其单个Lane/Channel速率已达32Gbps，传统的FR4电路板支持这么高的速率是完全不可能...

PCIe扫盲——ReTimer和ReDriver简介-ChipDebug

PCIe扫盲——ReTimer和ReDriver简介-ChipDebug

PCIe扫盲——ReTimer和ReDriver简介-ChipDebug

+3

PCIe扫盲——ReTimer和ReDriver简介-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新5次阅读

GenZ，CXL，NVLINK，OpenCAPI，CCIX乱战

PCIe 纵观数据中心业界，底层技术方面其实正处在一场架构变革的初始点，这场变革就是I/O总线的网络化以及I/O资源的大规模池化。众所周知，在开放平台下，PCIE是目前高性能I/O设备普遍采用的总线类型，目前已经到Gen4，很快会到Gen5。但是PCIE总线的树形拓扑以及...

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新25次阅读

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持

PCIe 本文主要介绍Lattice近期发布的两款芯片对PCIe协议的支持，以及相关IP的使用方法和注意事项。
Lattice在19年底，发布了业界首款...

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持-ChipDebug

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持-ChipDebug

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持-ChipDebug

+1

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新2次阅读

PCIe扫盲——PCIe演进方向？CCIX简介

PCIe 摩尔定律逐渐降速，业界需要一同寻找提升计算性能、同时保持低功耗的方法。CCIX联盟的成立旨在实现一种新型互联，专注于新兴的加...

PCIe扫盲——PCIe演进方向？CCIX简介-ChipDebug

PCIe扫盲——PCIe演进方向？CCIX简介-ChipDebug

PCIe扫盲——PCIe演进方向？CCIX简介-ChipDebug

+1

PCIe扫盲——PCIe演进方向？CCIX简介-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新34次阅读

PCIe扫盲——M-PCIe与MIPI M-PHY

PCIe M-PCIe即Mobile PCIe，主要应用对象是智能手机等嵌入式设备。PCI-SIG在PCIe Spec V3.1中引入基于MIPI M-PHY v2.0的M-PCIe。相比...

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

+1

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新3次阅读

PCIe V1.1/V2.1/V3.0 Changes Overview

PCIe 本文将简要地介绍PCIe V1.1相对于V1.0a的主要更新，V2.1相对于V2.0的主要更新，V3.0相对于V2.1的主要更新。主要参考资料来自于Mi...

PCIe V1.1/V2.1/V3.0 Changes Overview-ChipDebug

PCIe V1.1/V2.1/V3.0 Changes Overview-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新150次阅读

推荐两个实用的PCIe工具软件

PCIe 本文向大家推荐两个实用的PCIe相关的工具软件，Mindshare的Arbor和Teledyne LeCroy的TeleScan PE。
1. Mindshare Arbor
Mindshar...

推荐两个实用的PCIe工具软件-ChipDebug

推荐两个实用的PCIe工具软件-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV3-ChipDebug

2年前更新14次阅读

PCIe中的Crosslink与Multi-Root/Multi-Processor系统

PCIe 在PCIe总线中，Switch是一个特殊的设备，该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定，在一个Switch中可以与RC直接或...

PCIe中的Crosslink与Multi-Root/Multi-Processor系统-ChipDebug

PCIe中的Crosslink与Multi-Root/Multi-Processor系统-ChipDebug

FPGA常见问题

评分

等级-LV3-ChipDebug

2年前更新32次阅读

PCIe扫盲——PCIe卡Spec（CEM）导读

PCIe 前面的文章介绍过，PCIe总线除了有Base Spec，还有关于PCIe卡的Spec（又称为CEM Spec，全称为PCI Express Card Electromechanica...

PCIe扫盲——PCIe卡Spec（CEM）导读-ChipDebug

PCIe扫盲——PCIe卡Spec（CEM）导读-ChipDebug

PCIe扫盲——PCIe卡Spec（CEM）导读-ChipDebug

+5

PCIe扫盲——PCIe卡Spec（CEM）导读-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV3-ChipDebug

2年前更新19次阅读

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生

PCIe 链路唤醒机制可以让处于非D0状态的Endpoint，通过唤醒来请求Root（软件层）让其返回D0状态。PCIe PM的软件层和PCI PM是兼容的，...

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生-ChipDebug

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV3-ChipDebug

2年前更新4次阅读

PCIe扫盲——Power Management概述（一）

PCIe PCIe总线定义的与功耗管理功能（Power Management，PM）相关的主要有：PCI-Compatible PM、Native PCIe Extensions、Bandwith Ma...

PCIe扫盲——Power Management概述（一）-ChipDebug

PCIe扫盲——Power Management概述（一）-ChipDebug

PCIe扫盲——Power Management概述（一）-ChipDebug

+15

PCIe扫盲——Power Management概述（一）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新40次阅读

PCIe扫盲——PCIe配置空间寄存器快速定位表

PCIe PCI Express的配置空间结构图如下图所示，为了能够快速定位相关寄存器的描述在PCIe Spec中的位置，整理了一个表格，顺便分享到我...

PCIe扫盲——PCIe配置空间寄存器快速定位表-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新13次阅读

PCIe扫盲——弹性缓存（Elastic Buffer/ CTC Buffer）

PCIe 前面在介绍PCIe物理层逻辑子层的文章中，有提到过弹性缓存（Elastic Buffer，又称为CTC Buffer或者Synchronization Buffer）...

PCIe扫盲——弹性缓存（Elastic Buffer/ CTC Buffer）-ChipDebug

PCIe扫盲——弹性缓存（Elastic Buffer/ CTC Buffer）-ChipDebug

PCIe扫盲——弹性缓存（Elastic Buffer/ CTC Buffer）-ChipDebug

PCIe扫盲——弹性缓存（Elastic Buffer/ CTC Buffer）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

2年前更新5次阅读

PCIe扫盲——PCI Express物理层接口（PIPE）

PCIe PCIe物理层接口（Physical Interface for PCI Express，PIPE）定义了物理层中的，媒介层（Media Access Layer，MAC）和物理编码...

PCIe扫盲——PCI Express物理层接口（PIPE）-ChipDebug

PCIe扫盲——PCI Express物理层接口（PIPE）-ChipDebug

PCIe扫盲——PCI Express物理层接口（PIPE）-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV3-ChipDebug

2年前更新13次阅读

PCIe扫盲——热插拔简要介绍

PCIe 某些特殊的应用场合可能要求PCIe设备能够以高可靠性持续不间断运行，为此，PCIe总线采用热插拔（Hot Plug）和热切换（Hot Swap）...

PCIe扫盲——热插拔简要介绍-ChipDebug

PCIe扫盲——热插拔简要介绍-ChipDebug

PCIe扫盲——热插拔简要介绍-ChipDebug

PCIe扫盲——热插拔简要介绍-ChipDebug

FPGA CPLD资料源码分享

1