首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
开通会员 尊享会员权益
登录
注册
找回密码
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
2.2W+
4
更多资料
搜索内容
popomao
7枚徽章
版主
他很忙，正在debug...
关注
商品列表
文章
0
收藏
0
评论
75
版块
1
帖子
108
粉丝
4
发布
108
排序
最新发布
最近更新
最新回复
最多查看
最高评分
最多回复
最多收藏
popomao
5年前发布
1798次阅读
关注
xilinx Ultrascale FPGA的 STARTUPE3介绍
STARTUPE3用来选择Ultrascale系列设备中位于bank0的固定连接的信号。允许来连接外部的flash芯片。当flash只用于配置时，是可以不...
评分
回复
分享
popomao
5年前发布
1301次阅读
关注
Vivado上电触发ILA的操作方法
上电触发特征可以通过在bit文件中配置ila核以达到设备刚上电就会触发ila核的效果。
具体的操作流程如下：
将要工程按照正常的vivado流程走一遍，直至实现bit文件。连接FPGA，将上一步生成的 bit文件烧写进去。在ila显示界面设置好触发条件，并输入如下命令将...
评分
回复
分享
popomao
5年前发布
1056次阅读
关注
xilinx FPGA GTH参考输入时钟的电平标准
今天看到PCIE的输入时钟的电平标准没有办法改变，这可能是因为PCIE的硬核的原因。而对于使用GTH同时又不是xilinx硬核的功能该如...
1
回复
分享
popomao
4年前更新
1047次阅读
关注
[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）
上篇文章咱们介绍了NVMe热插拔背景知识和常见的流程，下来介绍下最常见的NVMe热插入过程遇到的问题以及简单的识别方法。一、UEFI设置问题系统在启动过程中，UEFI初始化过程主要包含：正确的Root Port Bifurcation配置在对应Root Port分配下行Bus Number以及预...
FPGA常见问题
评分
5
分享
popomao
5年前发布
1045次阅读
关注
xilinx zynq FPGA 温度过高OT（Over Temperature），导致程序跑飞了
今天遇到了一个难得一见的问题。FPGA温度过高，导致程序跑飞了图片。
先说一下现象：程序在跑稳定性，但是每次跑到三分钟之后就...
评分
回复
分享
popomao
5年前发布
917次阅读
关注
xilinx 7系列FPGA 芯片I/O delay，I/O ddr和IOB之间的关系
Idelay，Iddr，IOB:
Idelay的输入IDatain由IOB驱动，一般和ibuf输出的信号直接相连。Datain信号不能由IOB驱动，否则会将idelay优化掉，并且vivado还不会报错，直接看device可以看到没有使用idelay。
使用idelay必须使用IOB中的寄存器将输入管脚信号打一拍。打...
评分
1
分享
popomao
5年前发布
713次阅读
关注
xilinx 7系列FPGA 回读配置文件
Xilinx® 7 series devices allow users to read configuration memory through the SelectMAP, ICAPE2, and JTAG interfaces. There are two styles of readback: Readback Verify andReadback Capture. During Readback Verify, the user reads all configu...
评分
1
分享
popomao
5年前发布
661次阅读
关注
[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）
为什么PCIe数据要加扰？
既然是数据，就有可能是重复的数据，例如长时间传输某个数据，这个数据通过8b/10b转换得到PCIe链路上最...
+15
FPGA常见问题
评分
回复
分享
popomao
5年前发布
634次阅读
关注
xilinx zynq7015 Flash 编程失败 programming failed
今天遇到一个问题：在烧zynq7015的flash时，使用vivado2016.4一直没有问题，但是使用2018.3烧写时，必须要添加fsbl文件，所以就将制作Boot.bin文件的fsbl文件添加进去了，但是烧写是出现如下错误：
WARNING: [Xicom 50-100] The current boot mode is QSPI32....
评分
回复
分享
popomao
3年前更新
613次阅读
关注
Xilinx FPGA Multiboot设计与实现（Spartan-6和Kintex-7示例）
都有哪些内容？
FPGA固件升级方案
Golden镜像和Multiboot镜像简介
ISE环境下实现（XC6SLX9）
+13
评分
回复
分享
popomao
5年前发布
576次阅读
关注
[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？
（本文介绍了PCIe标准中Ordering的规则A3，A4，D3和D4，即Posted Request和Completion必须能够超越Non-Posted Request）
在阅读...
FPGA常见问题
评分
回复
分享
popomao
8年前发布
484次阅读
关注
求助，LATTICE XO2 FPGA下载失败遇到下面错误，怎么检查？
该帖子内容已隐藏，请登录后查看
登录后继续查看
登录
注册
Lattice-莱迪斯
评分
1
分享
加载更多
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
如发现帐号发垃圾帖或垃圾评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
![[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug](/upfiles/16376376934814297.jpg)
![[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug](/upfiles/163763770176170.jpg)
![[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug](/upfiles/1637637708496577.jpg)
![[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug](/upfiles/16376377176921961.jpg)
![[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug](/upfiles/16363379685901417.jpg)
![[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug](/upfiles/16363379991454225.jpg)