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xilinx_fpga
他很忙，正在debug...
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xilinx_fpga
4年前更新
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FPGA时序寄存器到寄存器时序路径分析
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FPGA常见问题
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xilinx_fpga
5年前发布
2662次阅读
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借助Vivado Block Design Container轻松实现Block复用
Vivado 2021.1版本的IPIntegrator增加了一个新的功能：BDC（Block Design Container）。简单地说，BDC提供了一种基于Block的层次...
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Xilinx-AMD
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xilinx_fpga
5年前发布
105次阅读
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Vivado综合后要解决哪些问题？
对于设计分析，Xilinx建议越早越好，也就是在设计初期介入并发现潜在问题往往对设计收敛起到关键的作用，这也是UltraFast设计方...
Xilinx-AMD
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xilinx_fpga
5年前发布
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FPGA的同步复位与异步复位
在FPGA设计中，我们遵循的原则之一是同步电路，即所有电路是在同一时钟下同步地处理数据。这个概念可进一步展开，即不局限于同一...
Xilinx-AMD
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xilinx_fpga
5年前发布
374次阅读
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xilinx FPGA 如何设定寄存器的初始值？
对于寄存器，如果没有明确指定其初始值，Vivado会根据其类型（FDCE/FDRE/FDPE/FDRE）设定合适的初始值。有些工程师喜欢使用复位信号，对所有的寄存器进行上电复位，使其在处理数据之前达到期望初始状态。但这会有一个不利之处就是复位信号的扇出很大，从而消...
Xilinx-AMD
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xilinx_fpga
5年前发布
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xilinx UltraScale+ 和 Versal FPGA中为什么要用XPM_MEMORY？
完整版登陆后一楼可见在FPGA设计中，使用存储单元几乎不可避免。xilinx UltraScale+ 和 Versal 系列中有三类存储资源，分别是分布式存储资源(LUTRAM)、Block RAM和UltraRAM。Vivado提供了四种方式使用这三类资源：使用IP Core(Block Memory Generator / FIFO ...
Xilinx-AMD
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xilinx_fpga
4年前更新
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Lattice Crosslink-NX比特流(bitstream)压缩以及转换为C文件的方法介绍
作者： Jack.Li（Lattice(莱迪思)半导体公司）关键字： bitstream转C文件方法一： 在 Radiant 下进行压缩如上图（带图版本见一楼）所示， 打开一个Radiant示例工程， 然后：单击打开 DCE选择 Global选项卡3.找到 COMPRESS_CONFIG， 把其值改为 ON单击保存进行...
Lattice-莱迪斯
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xilinx_fpga
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FPGA Debug经验之谈
这段时间由于在FPGA调试上蛮心累，编译一把要3个小时左右，工程逻辑资源多且复杂，不得不通过调整思路来提高Debug效率： 本人...
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FPGA常见问题
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xilinx_fpga
3年前更新
1767次阅读
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xilinx_fpga
6年前发布
876次阅读
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如何在xilinx vivado中快速查找目标cell
在用Vivado时，必然会用到Tcl。一方面描述约束时要用到，另一方面执行各种操作典型的如生成各种定制化报告等也会用到。这其中涉及到一个重要问题：如何快速且高效地找到目标单元（cell）。什么是cell可以阅读这篇文章：。 通常，Vivado综合后的结果是以层次化...
Xilinx-AMD
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xilinx_fpga
6年前发布
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xilinx fpga基础概念, 都是net，有什么区别
pin与pin之间都是通过net相连的，可以看到net举足轻重的地位。通过net可以找到与之相连的pin或cell，而net本身也有一些重要的属性。 net的TYPE属性 net的TYPE属性有四个值，分别是POWER、GROUND、GLOBAL_CLOCK和SIGNAL，表明相应的net是恒接高电平、恒接低电...
Xilinx-AMD
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xilinx_fpga
6年前发布
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xilinx fpga基础概念，都是pin，有什么区别？
打开任何阶段的DCP，选中一个cell，按F4，都会显示其Schematic视图。在这个视图中，可以清楚地看到每个cell的pin。小到一个触发器、查找表，大到用户的RTL模块甚至整个顶层设计，都有相应的pin。这里，我们重点了解一下pin的特征，借助这些特征可以帮助我们高...
Xilinx-AMD
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