首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
开通会员 尊享会员权益
登录
注册
找回密码
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
1.8W+
2
更多资料
搜索内容
xilinx_fpga
他很忙，正在debug...
关注
商品列表
文章
0
收藏
0
评论
30
版块
0
帖子
54
粉丝
2
发布
54
排序
最新发布
最近更新
最新回复
最多查看
最高评分
最多回复
最多收藏
xilinx_fpga
5年前发布
2662次阅读
关注
借助Vivado Block Design Container轻松实现Block复用
Vivado 2021.1版本的IPIntegrator增加了一个新的功能：BDC（Block Design Container）。简单地说，BDC提供了一种基于Block的层次...
+1
Xilinx-AMD
评分
回复
分享
xilinx_fpga
3年前更新
1767次阅读
关注
精
分享一大波FPGA技术论文及代码
该帖子部分内容已隐藏
付费阅读
已售 2
10
积分
黄金会员
8
钻石会员
6
登录购买
此内容为付费阅读，请付费后查看
FPGA CPLD资料源码分享
3
32
分享
xilinx_fpga
8年前发布
1006次阅读
关注
在用Lattice Diamond 3.1软件过程中，遇到Synthesis exit by 9. Done: error code 9 怎么解决？
该帖子内容已隐藏，请评论后查看
登录后继续评论
登录
注册
Lattice-莱迪斯
评分
4
分享
xilinx_fpga
6年前发布
972次阅读
关注
什么是奇偶校验位，如何计算，如何用Verilog实现
奇偶校验位是在一串二进制码的最后添加的一位，它使得整个二进制的1的个数为奇数或者偶数。因此奇偶校验分为两种，奇校验和偶校验。
计算校验位需要对二进制码中的1进行计数。如果**1的数量为奇数，并且使用偶校验，则校验位为1，使得整体1的个数为偶数。如果...
Xilinx-AMD
评分
回复
分享
xilinx_fpga
6年前发布
876次阅读
关注
如何在xilinx vivado中快速查找目标cell
在用Vivado时，必然会用到Tcl。一方面描述约束时要用到，另一方面执行各种操作典型的如生成各种定制化报告等也会用到。这其中涉及到一个重要问题：如何快速且高效地找到目标单元（cell）。什么是cell可以阅读这篇文章：。 通常，Vivado综合后的结果是以层次化...
Xilinx-AMD
评分
回复
分享
xilinx_fpga
6年前发布
746次阅读
关注
xilinx fpga基础概念，都是pin，有什么区别？
打开任何阶段的DCP，选中一个cell，按F4，都会显示其Schematic视图。在这个视图中，可以清楚地看到每个cell的pin。小到一个触发器、查找表，大到用户的RTL模块甚至整个顶层设计，都有相应的pin。这里，我们重点了解一下pin的特征，借助这些特征可以帮助我们高...
Xilinx-AMD
评分
回复
分享
xilinx_fpga
5年前发布
622次阅读
关注
xilinx UltraScale+ 和 Versal FPGA中为什么要用XPM_MEMORY？
完整版登陆后一楼可见在FPGA设计中，使用存储单元几乎不可避免。xilinx UltraScale+ 和 Versal 系列中有三类存储资源，分别是分布式存储资源(LUTRAM)、Block RAM和UltraRAM。Vivado提供了四种方式使用这三类资源：使用IP Core(Block Memory Generator / FIFO ...
Xilinx-AMD
评分
1
分享
xilinx_fpga
8年前发布
617次阅读
关注
LATTICE FPGA 软件DIAMOND编译mipi csi错误 “ERROR – logical block … is unexpanded”怎么办？
编译lattice的 并口转mipi csi时候遇到的错误。
ERROR - logical block ‘u_BYTE_PACKETIZER/byte_D3_7__I_0’ with type ‘packetheader_2’ is unexpanded
请教一下各位，从错误信息来看，’packetheader_2 这个应该是ngo网表文件
byte_D3_7__I_0’ with ty...
Lattice-莱迪斯
评分
3
分享
xilinx_fpga
6年前发布
596次阅读
关注
xilinx 的VIO你用对了吗？
VIO（Virtual Input/Output）有两个主要功能监测设计中的内部信号；**驱动设计中的内部信号。**既然是Virtual（虚拟的），就表明这个输入或输出并不是真实存在于FPGA设计中。下图显示了VIO的输入、输出管脚。其中，输入、输出管脚最大可支持到256位。如果需要...
Xilinx-AMD
评分
回复
分享
xilinx_fpga
8年前发布
550次阅读
关注
请教LATTICE CPLD XO2 的LVDS怎么使用？
1，XO2 4000上出lvds的脚是哪个？ 我看手册说是bank0的primary pair，PTxxA/B/C/D 哪个是LVDS_P哪个是LVDS_N?2，lvds的output和input buffer原语是哪个？能给我一个verilog的例子吗？
Lattice-莱迪斯
评分
1
分享
xilinx_fpga
8年前发布
550次阅读
关注
ALTERA FPGA使用AS模式下载时，提示 “Can’t recognize silicon ID for device 1″怎么解决？
ALTERA FPGA使用AS下载时，提示
Error (209025): Can’t recognize silicon ID for device 1
使用JTAG仿真时，提示
Error (209040): Can’t access JTAG chain
Altera-Intel
评分
3
分享
xilinx_fpga
4年前更新
410次阅读
关注
已解决
lattice diamond SynplifyPro 编译错误 “Can’t open input file”
在lattice diamond软件编译参考设计时出现如下错误，对参考设计没做任何修改，综合工具选的是SynplifyPro，上周还可以没有问题,大伙能帮忙看看吗？ERROR - NF100 |Can’t open input file F:\dsirxreferencedesignrgb8882lane\rd1185_mipi_dsi2parallel_bridg...
chipdebug
超级版主
1
用synplify打开看看。参考这个提问，https://chipdebug.com/forum-post/449.html
Lattice-莱迪斯
评分
2
分享
加载更多
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
如发现帐号发垃圾帖或垃圾评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
超级版主
超级版主