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xilinx_wiki
4年前更新
2598次阅读
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MTBF，FIT和PPM转换
描述 FIT和MTBF通常用于表示SEU的故障率。 PPM也可以使用。 他们之间有什么转换？解FIT和MTBF 1 FIT = 1失败/ 10 ^ 9器件小时（114，155年）。 平均故障间隔时间（MTBF）表示器件在不失败的情况下运行的平均时间。例如，FIT（1489 FIT）和MTBF（？）之间的转...
Xilinx-AMD
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xilinx_wiki
8年前发布
2179次阅读
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理解DDR3写入均衡(Write Leveling)和读取均衡(Read Leveling)
Xilinx-AMD
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xilinx_wiki
5年前发布
1840次阅读
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Vivado关于ILA Free running clock的问题
在下载bit文件以后，vivado有时候会出现明明添加了ILA核，并且ltx文件没有加载错误确不会显示任何相关信号的情况。往往还伴随这下面这一行警告：
Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active OR.
...
Xilinx-AMD
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xilinx_wiki
4年前更新
1381次阅读
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FPGA SDRAM读写测试教程分享
SDRAM是一种可以指定任意地址进行读写的存储器， 它具有存储容量大，读写速度快的特点，同时价格也相对低廉。 因此， SDRAM常作...
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Xilinx-AMD
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xilinx_wiki
8年前发布
1356次阅读
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Vivado – route_design无法布线GT REFCLK连接
问题描述我使用多个千兆收发器的设计在'route_design'期间收到以下警告： 不可连接的连接类型： —————————- 检查驱动器和负载的5跳内的所有可到达节点取消布线类型1：站点引脚未到达互连结构类型1：GTHE3_COMMON.MGTREFCLK0-> GTHE3_COMMON.COM0_...
Xilinx-AMD
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xilinx_wiki
8年前发布
1309次阅读
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VIVADO IP流——如何更改IP核的名称而不改变任何设置？
描述有没有办法在不改变设置的情况下更改IP核的实例名？当我双击一个现有的IP时，这个IP的名字就变灰了。我怎么改变这个名字？解决方案由于生成的IP核目标文件将基于IP核名称而具有名称，因此更改IP核名称可能会导致链接问题。但是，如果IP核名称是唯一需要修...
Xilinx-AMD
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xilinx_wiki
8年前发布
1178次阅读
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ViVADO约束——我如何限制ViVADO中的差分时钟或数据对？
描述如何限制ViVADO中的差分时钟？我应该为每个端口（即P和N侧）创建一个时钟吗？如果我在P和N上创建一个时钟，会发生什么？此外，在输入延迟和输出延迟约束下，是否需要约束差分数据端口的P和N两个边？解决方案只有差分端口的P侧需要被约束。该工具将约束向...
Xilinx-AMD
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xilinx_wiki
8年前发布
1166次阅读
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JTAG、BSDL——什么是BSDL，以及如何读取BSDL文件？
描述BSDL的由来是什么？BSDL是如何使用的，它是如何读取的？解决方案已经出现了几种数据格式，允许IEEE 1149.1成功并得到工具的良好支持。边界扫描描述语言（BSDL）就是其中之一。当前BSDL文件可供下载：HTTP://Spop.xILIX.COM/Sputp/SWiBSDL.HTM以下摘录自德...
Xilinx-AMD
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xilinx_wiki
8年前发布
1141次阅读
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Vivado – 是否有方法从Vivado项目的文件中添加源文件列表？
描述在Vivado中，我可以使用文件列表（如filelist.f文件）添加源文件吗？ 解没有基于GUI的方法来执行此操作。 一个简单的解决方案是使用文件列表和add_files命令创建一个Tcl文件。 例如，创建一个名为filelist.tcl的文件，并具有以下行。 add_files -norecurs...
Xilinx-AMD
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xilinx_wiki
8年前发布
1125次阅读
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Vivado IP流程 – [项目1-311]找不到文件'pathfilename.coe'，…
描述在下列情况下，我会收到类似下面的严重警告： 我复制或移动了一个包含带有COE系数文件的IP内核的项目，并在与原始目录不同的目录中打开该项目当我将具有关联COE文件的IP核（XCI）文件导入项目时 [项目1-311]找不到文件'C：/../../../../../../ test / myd...
Xilinx-AMD
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xilinx_wiki
8年前发布
1068次阅读
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7系列FPGA – LVDS_33，LVDS_25，LVDS_18，用于高范围（HR）和高性能（HP）I / O bank的LVDS输入和输出
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Xilinx-AMD
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xilinx_wiki
8年前发布
1054次阅读
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Vivado – [Place 30-678]无法进行时钟区域分区
描述运行实现时，会看到来自place_design的以下错误：第2阶段全球安置错误：[地方30-678]无法进行时钟区域分区：将时钟源u_calif...
Xilinx-AMD
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