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Harman
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Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel
在上一篇文章中我们介绍了AIE中的graph。graph通常在一个.h文件中描述，可认为是AIE应用工程的顶层文件，位置仅次于仿真文件，我...
Harman
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AIE(7)—理解Runtime Ratio
在描述graph的.h文件中，我们需用对每个kernel设置runtime ratio，如下图所示代码第26行和第27行。通常这个值介于0和1之间，表征...
+3
Xilinx-AMD
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FPGA：组合逻辑电路的设计
文章目录 组合逻辑电路的设计 组合逻辑电路的设计步骤 组合逻辑电路的设计举例 例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...
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FPGA常见问题
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VHDL实现动态数码管驱动
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简介:
程序设计：
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FPGA常见问题
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Harman
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AIE(1)—创建一个简单的AIE工程
对于Versal，我们从系统角度看，可将其分为3个Domain：AIE、PS和PL，如下图所示。如果要运行一个AIE的应用，绝大多数情况下，这3...
+10
Xilinx-AMD
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Harman
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AIE(2)—理解AIE编程中的graph
在上一篇文章中我们介绍了AIE应用工程的基本结构以及AIE graph是如何将graph和仿真平台连接起来的。这里我们将重点介绍AIE graph...
Xilinx-AMD
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AIE(4)—AIE编译器和X86模拟器
在之前的文章中，我们介绍了如何在Vitis下创建一个AIE工程以及AIE工程中的graph和kernel等基本概念，回顾一下，我们可以看到AIE...
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Xilinx-AMD
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Harman
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AIE(5)—针对AI Engine进行编译
在上一篇文章中，我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中，我们将介绍针对AI Engine模型编译AIE并执行仿真...
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Xilinx-AMD
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Harman
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AIE(6)—用Vitis Analyzer查看AIE编译结果
在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码，目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...
+6
Xilinx-AMD
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Harman
3年前更新
18次阅读
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Verilog:模块结构/assign/always[学习笔记day3]
1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成： 端口...
FPGA常见问题
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Harman
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AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）
在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。 打开文件ful...
+9
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Harman
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AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）
之前的文章里，我们创建的Vitis工程都只包含AIE domain，但实际上使用Versal时，极有可能三个domain都会使用。这篇文章我们将介...
+10
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