首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
开通会员 尊享会员权益
登录
注册
找回密码
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
1.8W+
更多资料
搜索内容
inner
6枚徽章
版主
他很忙，正在debug...
关注
商品列表
文章
0
收藏
0
评论
14
版块
1
帖子
99
粉丝
0
发布
99
排序
最新发布
最近更新
最新回复
最多查看
最高评分
最多回复
最多收藏
inner
5年前发布
2358次阅读
关注
精
[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？
（本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证）
从PCIe Gen5开始，标准引入了一项新的功能：Precoding。虽然标准本...
+3
FPGA常见问题
1
回复
分享
inner
8年前发布
524次阅读
关注
如何更新现有的已经过期的LATTICE DIAMOND LICENSE(许可证)？
如何更新现有的已经过期的LATTICE DIAMOND LICENSE(许可证)？
Lattice-莱迪斯
评分
1
分享
inner
3年前更新
497次阅读
关注
【转】FPGA基础入门实现图像暗通道输出（FPGA去雾算法相关）
该帖子部分内容已隐藏
付费阅读
已售 4
3
积分
黄金会员
2
钻石会员
1
登录购买
此内容为付费阅读，请付费后查看
FPGA CPLD资料源码分享
3
10
分享
inner
8年前发布
444次阅读
关注
Lattice FPGA在diamond的IPexpress中，在频率模式下配置PLL时，IPexpress工具是否可以使用小数N值？
该帖子内容已隐藏，请登录后查看
登录后继续查看
登录
注册
Lattice-莱迪斯
评分
1
分享
inner
8年前发布
407次阅读
关注
LATTICE CPLD MachXO3是否可以通过SPI/ I2C / JTAG之类的编程端口对其SRAM进行重新配置以覆盖已经烧写到NVCM的旧程序？
LATTICE CPLD MachXO3是否可以通过SPI/ I2C / JTAG之类的编程端口对其SRAM进行重新配置以覆盖已经烧写到非易失性配置存储器（NVCM）的旧程序？
Lattice-莱迪斯
评分
1
分享
inner
1年前更新
380次阅读
关注
Allegro加密文件密码破解和解除读写导出限制
allegro自带方式加密PCB文档简单介绍下方法
1、用打开文本的方式（二进制），打开pcb文件，找到被加密的密码段，推算出密码的位...
PCB设计
评分
回复
分享
inner
8年前发布
351次阅读
关注
如何解决LATTICE DIAMOND FPGA软件的LICENSE(许可证)错误？
如何解决LATTICE DIAMOND FPGA软件的LICENSE(许可证)错误？
Lattice-莱迪斯
评分
1
分享
inner
8年前发布
349次阅读
关注
LATTICE CPLD FPGA即使设计只做很小的更改，如果要查看物理（physical）视图和布局视图（floor）也需要运行完整的编译流程吗？
LATTICE CPLD FPGA即使设计只做很小的更改，如果要查看物理（physical）视图和布局视图（floor）也需要运行完整的编译流程吗？
Lattice-莱迪斯
评分
1
分享
inner
8年前发布
330次阅读
关注
怎样解决打开Lattice FPGA Diamond软件时报”License check out failed”错误？
如题，请问怎么处理？
Lattice-莱迪斯
评分
1
分享
inner
3年前更新
302次阅读
关注
使用VS code的TerosHDL插件完成对verilog代码的排版
TerosHDL插件具有Format功能，可以对一些排版不好的或者复制的代码进行初步排版，方便阅读。
如图所示，配置完想要的排版格式后...
FPGA常见问题
评分
回复
分享
inner
8年前发布
301次阅读
关注
对于Lattice FPGA/CPLD XO2编程，“Flash erase, program, verify, secure”和“Flash erase, program, verify, secure plus”有什么区别？
该帖子内容已隐藏，请登录后查看
登录后继续查看
登录
注册
Lattice-莱迪斯
评分
1
分享
inner
1年前更新
299次阅读
关注
allegro 如何屏蔽 package to package spacing
板子布局和布线都完成了，DRC report时出现package to package spacing error，由于元件密度问题，元件放得比较近，但实际是没有影响的，于是关闭
package to package spacing 检查，设置 setup->constraint->mode->design mode（package）,点击off...
PCB设计
评分
回复
分享
加载更多
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
如发现帐号发垃圾帖或垃圾评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
![[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug](/upfiles/1632135050678402.jpg)
![[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug](/upfiles/16321350601752201.jpg)
![[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug](/upfiles/16321350681942056.jpg)
![[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug](/upfiles/16321350834210176.jpg)
