同求，我使用的是3.10，基本上没连上过，资源还是够的，就是不知道原因

@shawn我在里边了

是你所理解这样的。刚才试了一下，基本上按照设置的比例输出。如上图，假如输入的是80M，输出就是20M。不过不能确保频率再高会不会出现失锁之类的。

我意思是未知输入时钟频率，能否将这个始终pll处理。输入的频率数值应该是接近的。

好的，我去看一下，谢谢！

找到很多份，您所说的没从NGO导出来是下面这种错误吗？“ERROR - logical block 'u_aligner' with type 'aligner_4_ON_ON' is unexpanded.”

就是RTL里面没有信号，打开管脚定义也是没连接……RD1185有很多个版本？官网不是只有一份吗？

好的，我再找一下原因

iDD4 u_iDD4(.alignwd(1'b0), .clk(DCK), .clk_s(DCK), .init(1'b1), .reset(~reset_n), .rx_ready( ), .sclk(byte_clk), .datain({D3, D2, D1, D0}), .q(data))/* synthesis syn_noprune=1 */; 是差分时钟对，我是直接使用这个IP，然后byte_clk直接输出到pclkT的引脚的，这样是否可行呢？

没图片……你可以试一下把综合器改为第三方的synplihy试一下