为什么Stratix10单端口RAM在写入期间显示不是CARE值而不是旧数据用于读取?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Stratix10单端口RAM在写入期间显示不是CARE值而不是旧数据用于读取?

由于英特尔®Quartus®PrimePro Edition软件版本17.1及更早版本中的问题,在使用以下参数设置写入Intel Stratix 10单端口RAM期间,您将看到仿真中的错误行为。

altera_syncram_component.intended_device_family =“Stratix 10”

altera_syncram_component.operation_mode =“SINGLE_PORT”

altera_syncram_component.read_during_write_mode_port_a =“OLD_DATA”

altera_syncram_component.ram_block_type =“M20K”

这只是一个仿真问题,你不会在硬件上看到这个问题。

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