论坛标签 Quartus_Prime_Pro-ChipDebug

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Quartus_Prime_Pro

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等级-LV1-ChipDebug

8个月前发布25次阅读

提问关于QUARTUS II学习复现不到QUARTUS PRIME PRO 20.4版本的问题

公司用的是Quartus prime pro 20.4版本，但自己学习用的是Quartus II版本，感觉网上新版本Quartus教学好少。现在学到ip核部分，但很多能在Quartus II跟着教程一步一步学的项目却很难复现到新版本上，比如旧版本用的ATLPLL到了新版本就变成了IOPLL，请问大家有...

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等级-LV1-ChipDebug

1年前发布52次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

等级-LV3-ChipDebug

超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

FPGA常见问题

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6年前发布18次阅读

将aclr与rdclk和wrclk同步会导致连接到MLAB的DCFIFO IP中的恢复时序违规

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6年前发布6次阅读

使用BluePrint平台设计器编译设计生成的包含卷曲括号的QSF分配可能会出现意外行为

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6年前发布10次阅读

在Quartus Prime Pro Edition软件的Windows版本中从命令行编译设计可能导致报告面板中的空白消息

对于Windows版本的Quartus®总理专业版软件，编译通过命令行设计可能导致在报表面板空白的消息。例如， .syn.rpt文件可能为空。解决/修复方法使用Windows上的Quartus Prime Pro Edition软件GUI编译您的器件。

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6年前发布20次阅读

没有扇出的时钟信号导致Spectra-Q引擎的Fitter出错

在Quartus®总理专业版软件\的光谱-Q™引擎不会自动创建具有在当前编译没有扇出时钟信号的时钟缓冲器。例如，Spectra-Q引擎不会为PLL OUTCLK创建时钟缓冲器，它仅用作分区输入，但在分区中没有扇出。这些时钟信号缺少时钟缓冲器可能会导致Fitter出错，并显示...

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6年前发布17次阅读

信息（176311）：引脚altera_reserved_被分配给引脚位置

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6年前发布10次阅读

为什么在部分重配置比特流中启用增强压缩时，Arria 10器件中的部分重配置会失败？

当增强压缩选项部分重构（PR）bitsteram生成期间启用，但没有启用了Arria 10 增强的压缩选项部分重配置控制器IP中，PR中的Arria®10器件失败。与标准压缩功能不同，增强压缩只能使用具有增强压缩选项的Arria 10部分重配置控制器IP进行解压缩。解决/修复方...

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6年前发布40次阅读

当我为ALERT＃引脚放置选择“自动选择位置”时，为什么我的Arria 10 DDR4设计无法在fitter中进行编译？

如果在Arria®10DDR4 IP Editor的Memory Topology / Topology选项卡中选择了“Automatically select a location”选项，则IP将自动为mem_alert_n信号选择引脚分配。如果选择此选项并且存在应用于mem_alert_n引脚的冲突位置约束，则在编译期间将导致更正错误。...

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6年前发布43次阅读

错误（293007）：当前模块quartus_map意外结束

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6年前发布12次阅读

错误（297009）：无法打开项目 – 您无权写入所有文件或在项目中创建新文件

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6年前发布21次阅读

错误：border：执行脚本期间出错generate_hps_sdram.tcl：seq：add_fileset_file：没有这样的文件/tmp/alt7545_6166590922614741255.dir/0004_seq_gen/hps_AC_ROM.hex

由于英特尔®Quartus®Prime软件版本17.1 Update 1及更早版本中的问题，如果您在Platform Designer中生成HPS（硬核处理器系统）系统，则可能会看到上述错误消息。只有在未安装“make”库的情况下，才会在Linux操作系统中发生这种情况。在使用Intel Quartus Pr...

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6年前发布11次阅读

为什么低延迟40-100Gbps以太网IP内核指示有效负载大小小于46字节的RX帧的有效负载长度错误？

低延迟40-100Gbps以太网IP内核错误地将有效负载大小小于46字节的数据包的长度字段中的任何值错误地解释为错误。出现此问题是因为IP内核不足以允许以太网链路伙伴使用以太网协议要求的填充字节填充短有效负载的情况。例：实际有效载荷= 17个字节最小有效载荷...

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6年前发布78次阅读

错误（10476）：.vhd（）处的VHDL错误：标识符“reconfig_clk”/“reconfig_reset”的类型与其作为“std_logic_vector”类型的用法不一致

如果您在Arria®10设计的Quartus®PrimeStandard / Pro版本17.0中执行IP升级，您可能会看到此错误，该设计包括一个静态VHDL包装器，该包装器实例化了启用了收发器动态重配置接口的JESD204B IP内核。这是由于reconfig_clk中的端口类型更改以及从标量std_logic...

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6年前发布9次阅读

Qsys Pro不支持VHDL生成以进行综合和仿真

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6年前发布11次阅读

每阶段编译流程和完整编译流程可能会生成略有不同的Fmax结果

相较于标准的全编译流程，你可能会看到的Fmax略有差异，当您使用在Quartus®总理专业版软件的每级编译流程编译你的设计。解决/修复方法 Fmax差异是由随机编译器变化引起的，相当于更改“高级Fitter设置”对话框中的“ Fitter初始放置种子”设置。如果您的设...

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6年前发布12次阅读

Quartus Prime Pro Edition软件不支持分配组功能

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6年前发布13次阅读

启用Qsys Pro后，使用“在编辑器中升级”按钮升级IP组件会导致Quartus Prime Pro Edition 16.0内部错误

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6年前发布15次阅读

使用–output_directory标志运行qsys-generate会导致Qsys Pro在不受支持的目录中生成报表和仿真文件

当您在Qsys Pro中使用--output_directory标志运行qsys-generate命令时，生成的报告和仿真文件将驻留在不受支持的目录中，该目录与仿真和报告文件目录不同，以用于设计系统的其余部分。层次结构。此问题影响的Quartus®总理专业版软件。解决/修复方法运行qsy...

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6年前发布3次阅读

Qsys Pro外部的IP参数编辑器显示无效按钮

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6年前发布10次阅读

参数设置报告缺少Quartus Prime Pro Edition软件中的综合部分

当您编译的Arria®10的设计在Quartus®总理专业版软件，请注意编译流程的综合步骤不会生成参数设置的报告。解决/修复方法没有。这个问题将在Quartus Prime Pro Edition软件的未来版本中得到解决。

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6年前发布9次阅读

“按实体分类的资源利用率”报告显示在早期投放阶段之后使用的零M20K块

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6年前发布6次阅读

BluePrint Platform Designer在检测到保存的布局图与当前设计之间不匹配时生成与放置相关的错误消息

如果加载与当前设计不匹配的已保存BluePrint布局图，则BluePrint Platform Designer会发出与放置相关的错误消息，该消息不会解决不匹配错误。解决/修复方法没有。这个问题将在未来在Quartus®总理专业版软件的版本中得到解决。

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6年前发布7次阅读

使用“另存为”无法复制Qsys Pro系统

您无法使用Qsys Pro中的“ 另存为”功能保存系统副本（在Quartus Prime Pro Edition软件版本16.0中作为测试版功能发布）。解决/修复方法使用qsys-archive命令归档系统。

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6年前发布24次阅读

错误“器件1上未加载Flash Loader IP”

当您在Arria®10设计中实例化串行闪存加载器IP（SFL）时，在编程EPCQ-L器件时，您可能会在Quartus®PrimePro 16.1.2版或更早版本中看到此错误。解决/修复方法 Quartus Prime Pro软件版本17.0中修复了此问题

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6年前发布17次阅读

如果Stratix 10的3.0V IO bank可以支持2.5V，1.8V，1.5和1.2V的IO标准？

当限制2.5V，1.8V，1.5V或1.2V的I / O标准时，在Stratix®10器件3.0V存储区中，除非USE_AS_3V_GPIO分配应用于这些I / O，否则Quartus®PrimePro软件中的编译将失败。解决/修复方法为了支持2.5V，1.8V，1.5V或1.2V的I / O标准，在Stratix 10器件3.0V存储区中...

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6年前发布39次阅读

错误（175001）：Fitter无法放置引脚：在Stratix 10中使用2.5V LVCMOS IO标准时

使用Stratix®10中的2.5V LVCMOS I / O标准功能时，您可能会看到更合适的错误。解决/修复方法要避免更加错误，请在Quartus Prime设置文件（.qsf）文件中添加以下分配： set_instance_assignment -name USE_AS_3V_GPIO ON -to <pin name>

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6年前发布7次阅读

Stratix 10器件的外围（IOCSR）位流大小是多少？

对于所有Stratix®10器件，外围（IOCSR）位流大小小于1 Mbits。

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6年前发布9次阅读

Quartus 17.0的现有ASMI Parallel II IP是否支持Stratix 10？

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等级-LV1-ChipDebug

6年前发布9次阅读

Stratix 10器件中的SDM I / O引脚使用什么I / O标准和驱动强度设置？

Stratix®10SDM I / O引脚用作1.8V LVCMOS I / O，驱动强度为8mA。

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