为什么我不能编译从另一个具有不同顶级的项目导出的英特尔®Stratix®10分区？

由于英特尔的Quartus®总理Pro软件版本18.0问题或更早的时候，两个分区编制与top_level_1.sv和top_level_2.sv两个不同的项目，并使用QDB_FILE_PARTITION分配与top_level_3.sv第三个项目是重复使用由于行时钟区域重叠，您将看到以下内部错误：

内部错误：子系统：VPR20KMAIN，文件：/ quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

三个顶级文件top_level_1.sv ， top_level_2.sv和top_level_3.sv来自3种不同的设计，每种设计在外围接口，使用的设计块等方面都不同。因此，开发人员项目（项目与top_level_1.sv和top_level_2.sv ）最初编译和导出分区的地方没有关于消费者项目（具有top_level_3.sv的项目）的整体信息，其中重用了两个导出的分区。

• 由图中绿框定义的时钟扇区。 1
• 行时钟区域是半时钟扇区宽，并且一个LAB行高由图中的红色虚线框表示。 1
  • 在消费者项目中，当两个重用分区在此区域中重叠时，您将看到上述内部错误