为什么Stratix 10设计的RAM推理失败?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Stratix 10设计的RAM推理失败?

在Quartus®PrimePro版软件中,您可能会看到Stratix 10中推断为M20K的RAM不是Stratix 10中的推断,原因如下:

  • Stratix 10不支持真双端口(TDP)双时钟RAM
  • Stratix 10不支持混合宽度TDP RAM
  • Stratix 10不支持TDP RAM的“旧数据”混合端口read-during-write(RDW)行为
  • Stratix 10仅支持混合宽度简单双端口(SDP)RAM,比率为1:2和1:4(不支持1:8,1:16和1:32)
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