节点:  | gen_ct1_hssi_pldadapt_rx.inst_ct1_hssi_pldadapt_rx~aib_rx_internal_div.reg被确定为时钟,但未找到相关的时钟分配。-Altera-Intel社区-FPGA CPLD-ChipDebug

节点: | gen_ct1_hssi_pldadapt_rx.inst_ct1_hssi_pldadapt_rx~aib_rx_internal_div.reg被确定为时钟,但未找到相关的时钟分配。

由于英特尔®Quartus®PrimePro软件版本17.1及更早版本中的问题,在设计中实例化Stratix®10收发器Native Phy的多个实例时,您可能会在时序分析期间遇到此警告。

该问题特定于Stratix 10 Transceiver Native Phy实例名称包含多个数字的方括号的情况。

例如:

“my_instance [0] .u0”会正常工作。

“my_instance [10] .u0”会导致错误

包含方括号的实例名称是使用generate语句实例化同一组件的多个实例的常见结果。

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