为什么钻进Qsys子系统不能生成我的仿真文件?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么钻进Qsys子系统不能生成我的仿真文件?

由于Quartus®PrimePro软件版本16.0及更高版本中的问题,当使用“钻入子系统”命令选择嵌套的Qsys子系统模块时,为该子系统模块生成HDL或仿真文件不起作用。此问题是由模块未作为参数正确传递引起的。

解决/修复方法

要解决此问题,可以从顶级Qsys文件或命令行生成。另一个解决方法是直接打开子系统的Qsys文件,然后生成必要的测试平台文件。

计划修复此问题是Quartus®Prime软件的未来版本。

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