为什么英特尔®Stratix®10外部存储器接口DDR4 IP在英特尔®Quartus®Prime定时分析仪的wf_clk时钟上显示最小脉冲数?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么英特尔®Stratix®10外部存储器接口DDR4 IP在英特尔®Quartus®Prime定时分析仪的wf_clk时钟上显示最小脉冲数?

由于英特尔®Quartus®PrimePro软件版本17.1.1中的问题,您可能会在实施英特尔Stratix®10的项目的英特尔Quartus Compilation TimeQuest报告中看到与wf_clk_ <number>时钟相关的最小脉冲宽度时序违规外部存储器接口DDR4 IP。

英特尔Stratix 10 DDR4示例设计项目中最小脉冲宽度时序违规的示例是emif_s10_0 | emif_s10_0_wf_clk_3,其松弛故障为-0.058。

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