错误(10170):Verilog HDL语法错误 .v(line_number)靠近文本“,”;期待一个操作数-Altera-Intel社区-FPGA CPLD-ChipDebug

错误(10170):Verilog HDL语法错误 .v(line_number)靠近文本“,”;期待一个操作数

由于Quartus®II13.1及更高版本中的问题,编译从块设计文件( .bdf转换的Verilog HDL文件时可能会出现以下错误

导致错误的原因是生成的Verilog HDL文件在端口连接中有一个额外的逗号。

解决/修复方法

要解决该错误,请手动删除< Verilog_file > .v( line_number )中的额外逗号。

这个问题是在Quartus II软件的未来版本中修复的时间表。

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