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英特尔/阿尔特拉

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等级-LV1-ChipDebug

2年前更新15次阅读

RapidIO II MegaCore功能用户指南不解释sys_clk和收发器参考时钟约束

两个RapidIO II IP内核输入时钟sys_clk和tx_pll_refclk必须来自公共时钟源。如果您的设计没有强制执行此约束，则IP内核可能会遇到FIFO下溢或溢出。但是，RapidIO II MegaCore功能用户指南未记录此约束。解决/修复方法

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6年前发布5次阅读

使用带有MAX II或MAX V器件的英特尔FPGA下载电缆II是否存在任何已知问题？

英特尔®FPGA下载电缆II（以前称为USB-Blaster II）的频率默认为24 MHz。该频率超过MAX®II和MAX V器件的最大TCK频率规范，如果MAX II或MAX V器件是目标或与其他Intel FPGA处于JTAG链中，则在此频率下工作可能会导致检测或编程问题器件。

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6年前发布19次阅读

我在哪里可以获得一个示例.jam文件来清除Arria V，Stratix V和Cyclone V器件的故障注入寄存器的内容？

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6年前发布4次阅读

alterad：加载共享库时出错：libSafeString.so：无法打开共享对象文件：没有这样的文件或目录

由于从版本18.0开始，独立FLEXlm许可证服务器软件安装程序中存在未解决的动态库依赖性，因此在运行alterad守护程序时可能会看到以下错误： ./alterad：加载共享库时出错：libSafeString.so：无法打开共享对象文件：没有这样的文件或目录

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6年前发布2次阅读

为什么在多通道实现的情况下NCO IP核输出不从通道1开始？

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6年前发布2次阅读

为什么我无法在仿真中读取英特尔Stratix 10低延迟100Gbps以太网IP内核的收发器重配置总线？

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6年前发布14次阅读

三速以太网IP核Cyclone IV VHDL客户测试台无法运行

针对以下设置的Cyclone IV器件的三速以太网（TSE）IP内核VHDL客户测试平台可能无法运行：核心变化：10/100 / 1000Mb以太网MAC和1000BASE-X / SGMII PCS 使用内部FIFO：否端口数量：4 收发器类型：GXB 输出收发器断电信号：是的解决/修复方法执行以下步骤以修...

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6年前发布40次阅读

错误（10149）：core_debug.sv（1）处的Verilog HDL声明错误：标识符“seq_core_debug_pkg”已在当前范围内声明

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6年前发布79次阅读

为什么我需要确保所有Stratix10 SmartVID器件都使用PMBus稳压器？

Stratix 10标准功率器件（-1V，-2V，-3V功率级）是SmartVID器件。每个SmartVID器件的核心电压电源（V CC和V CCP ）必须由专用于Stratix 10 SmartVID器件的PMBus兼容电压调节器驱动，并通过PMBus连接到该Stratix 10器件。对于Stratix 10标准功率器件，每个器件...

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6年前发布18次阅读

为什么在向邮箱客户端英特尔®Stratix®10FPGA IP发出读取请求时，我看到Avalon MM主服务器挂起？

邮箱客户端英特尔®Stratix®10FPGA IP包含一些只写寄存器，当Avalon MM主机向它们发出读取请求时，这些寄存器不会返回任何读取数据。因此，如果等待来自邮箱客户端Intel Stratix 10 FPGA IP的响应，Avalon MM主机可能会挂起。写入只读寄存器不会引起任何问题...

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6年前发布16次阅读

当第一个引导加载程序映像损坏时，为什么Arria SoC HPS无法在热复位时启动？

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6年前发布14次阅读

在RX单工模式下使用英特尔®Arria®10收发器时，为什么会看到高BER？

在数百个器件配置周期内，可在英特尔®Arria®10和Intel®Cyclone®10RX单工通道中观察到高BER。 RX单工模式通常用于各种视频和无线协议。一旦RX单工通道开始显示高位错误，它将继续具有高位错误，直到下一次器件重新配置。

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6年前发布12次阅读

如何将EPM7128A设计转移到EPM7128AE器件或将EPM7256A设计转移到EPM7256AE器件？

该解决方案讨论了EPM7128A设计到EPM7128AE器件和EPM7256A设计到EPM7256AE器件的迁移路径。 EPM7128AE和EPM7256AE器件是EPM7128A和EPM7256A器件的超集。 MAX®7000AE 器件相比MAX 7000A器件为等效密度和速度级别更快的性能，并且因此，定时兼容。从EPM7128A器...

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6年前发布22次阅读

为什么Nios®II集成开发环境（IDE）不能识别我的自定义HAL组件源？

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6年前发布14次阅读

错误（175005）：找不到位置：VCCPD为2.5V

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6年前发布1次阅读

当上电期间VCC上升到建议的工作电压时，状态MAX®3000，MAX7000和MAX9000器件的I / O引脚是什么？

对于MAX 3000A，MAX 7000AE和MAX 7000B器件，当CC CC上升到建议的工作电压时，I / O引脚处于三态。对于MAX 7000，MAX 7000E，MAX 7000S，MAX 7000A和MAX 9000器件，I / O引脚未定义，直到V CC满足建议的工作条件。

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6年前发布12次阅读

在将设计编程到Altera FGPA后，为什么Nios开发板会复位？

这可能发生的一个原因是因为FPGA设计中未使用的引脚不是三态的。确保Quartus有未使用的引脚单击“分配” - >“器件” 单击“器件和引脚选项”按钮单击Unused Pins选项卡。单击As输入，三态单选按钮

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6年前发布3次阅读

我可以使用Jam™标准测试和编程语言（STAPL）播放器或Jam STAPL字节码播放器与旧版本的Jam文件（.jam）和Jam STAPL字节码文件（.jbc）吗？

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6年前发布6次阅读

为什么Quartus II软件安装中的器件列表中缺少Arria 10 Part 3？

由于Quartus®II15.0中的问题，即使Arria®10Part 3不是可选项，您也可能会看到以下警告。 Arria 10 Part 1 requires Arria 10 Part 2, Arria 10 Part 3. Please make sure the required components are selected. 当Arria 10 Part 3 Quartus II器件文件（ .q...

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6年前发布8次阅读

为什么多通道收发器的串行线路在Qsys中显示为单通道？

收发器的顶层接收和发送通道在Qsys中可能看起来是单通道，但是一旦生成Qsys互连，HDL顶级输出将反映多通道宽度。其他收发器I / O（例如tx_clkout重新实现多通道/绑定分配，并在Qsys内进行更改以显示其他通道，例如tx_clkout0 ， tx_clkout1等。这些I / O反映...

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6年前发布3次阅读

如何为altchip_id宏功能执行VHDL仿真？

Quartus®II13.1及更早版本仅为Modelsim仿真器的altchip_id宏功能提供VHDL仿真支持。解决/修复方法如果您需要为除ModelSim之外的任何仿真器的altchip_id宏功能提供仿真支持，则需要使用Verilog HDL仿真模型。

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6年前发布9次阅读

Nios II指令和数据跟踪存储在哪里？

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6年前发布4次阅读

“错误：无法创建目录<drive_letter>。” （MAX +PLUS®IIVerilog HDL）

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6年前发布12次阅读

nios2-gdb-server或nios2-flash-programmer报告“无法打开输入文件”

在Nios II命令shell中在Windows上运行nios2-gdb-server或nios2-flash-programmer时，您可能会看到类似于以下内容的错误消息： /cygdrive/c/Workspace/HelloWorld/HelloWorld.srec: Unable to open input file 即使文件（例如HelloWorld.srec ）确实存在，也会...

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6年前发布2次阅读

为什么输入寄存器在Stratix IV版本中打包到I / O寄存器中，而不是在HardCopy IV版本中打包。

当在输入引脚上设置FAST_INPUT_REGISTER分配并将其相应的输入寄存器分配给DDIOINCELL时，您可能会在Quartus®II9.1及更高版本中看到此问题，该DDIOINCELL具有针对HardCopy®IV器件的设计的位置分配。例如：如果输入引脚DIN驱动寄存器din_reg ，则在项目中设...

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6年前发布9次阅读

如果我使用Quartus®II4.2或5.0版本，如何判断我的设计是否受到Stratix®IIM4K问题的影响？

在Quartus II软件版本4.2和5.0中，由于M4K存储器模块的配置设置问题，使用Stratix II器件中的M4K模块的设计可能容易受到间歇性读取失败的影响。有关该问题的说明以及可能受影响的存储器配置的说明，请参阅 Stratix II FPGA系列勘误表。如果在Quartus II软...

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6年前发布2次阅读

Altera®外围组件互连（PCI）MegaCore®功能是否支持多种功能？

根据PCI规范2.2版，每个PCI器件可以支持一个或多个PCI功能，最多8个。但是，所有Altera PCI MegaCore功能仅支持单个PCI功能。

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6年前发布9次阅读

使用get_keepers Tcl命令选择大型集合时，为什么TimeQuest Timing Analyzer会挂起？

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6年前发布1次阅读

为什么MAX +PLUS®II时序分析器的报告性能与编译器不同？

这种差异可能有三个原因：您尚未在时序分析器中列出所有源节点。您尚未在时序分析器中列出所有目标节点。您已在时序分析器中列出了一个截止节点，而不是编译器，反之亦然。报告最高性能时，编译器不会考虑这些设置。有关基于节点设置的准确报告，请参阅时...

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6年前发布8次阅读

顶级Stratix V PCI Express模块包含derr_cor_ext_rcv1

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