为什么我没有看到仿真中的^ModelSim®工具VHDL的^Nios®II处理器设计在处理器总线上的任何活动？

在仿真Nios II开发套件附带的VHDL参考设计时，系统的输入时钟将驱动“X”而不是逻辑值。由于处理器保持在复位状态，这会导致仿真失败。 Verilog设计不受此问题的影响。

处理器时钟通过锁相环（PLL）驱动。相应的<PLL模块名称> .vhd文件实例化名为altpll <PLL模块名称>的较低级别模块。 SOPC Builder工具生成的setup_sim.do脚本在altpll <PLL模块名称> .vhd之前错误地编译<PLL模块名称> .vhd文件。要解决此问题，请修改setup_sim.do脚本以在<PLL模块名称> .vhd文件之前编译altpll <PLL模块名称> .vhd。

PLL还需要皮秒的仿真器分辨率，而setup_sim.do脚本使用的分辨率为纳秒。通过更改以下行修改setup_sim.do脚本以使用皮秒的分辨率：

if {[vsimAuth] ==“ALTERA”} {
别名_vsim {vsim + nowarnTFMPC -L lpm -L altera_mf -L sgate test_bench}} else {
别名_vsim {vsim + nowarnTFMPC test_bench}}

读书：

if {[vsimAuth] ==“ALTERA”} {
别名_vsim {vsim -t ps + nowarnTFMPC -L lpm -L altera_mf -L sgate test_bench}} else {
别名_vsim {vsim -t ps + nowarnTFMPC test_bench}}

保存setup_sim.do脚本后，键入以下命令重新运行ModelSim中的脚本：

做setup_sim.do

然后，您可以重新运行仿真，pll将正确驱动输入时钟端口。

请注意，SOPC Builder生成会覆盖setup_sim.do文件。因此，您应该制作修改后的setup_sim.do文件的备份副本。