如何约束从源时钟下降沿产生的分频时钟？

在Synopsys设计约束（SDC）格式中，使用带有-edges选项的create_generated_clock约束从源时钟的下降沿生成的分频时钟。例如，如果您的设计包含一个寄存器clkdiv，它根据源时钟的下降沿将其输入频率除以2，请使用以下命令：

create_generated_clock -name clkdiv -source [get_pins {clkdiv|clk}] \
-edges {2 4 6} [get_pins {clkdiv|q}] .

该命令产生一个时钟，其边沿位于源时钟的第二，第四和第六边缘，分别对应于第一个下降沿，第二个下降沿和第三个下降沿。

需要注意的是-invert中的选项create_generated_clock命令反转生成的时钟波形，而不是源时钟。 -invert选项不影响生成的波形是相对于源时钟的上升沿还是下降沿。