错误(15065):PLL“lvds_tx_pll”的时钟输入端口inclk [0]必须由非反相输入引脚或其他PLL驱动,可选择通过时钟控制模块-Altera-Intel社区-FPGA CPLD-ChipDebug

错误(15065):PLL“lvds_tx_pll”的时钟输入端口inclk [0]必须由非反相输入引脚或其他PLL驱动,可选择通过时钟控制模块

在外部PLL模式实现MAX®10软TX LVDS IP时,使用Quartus®II软件14.1版及更高版本您可能会看到这个错误。 RTL源文件中缺少tx_inclock。

解决/修复方法

要解决此问题,请将Altera Soft LVDS TX IP更改为内部PLL模式,或启用MAX 10 Soft TX LVDS MegaWizard™插件管理器的Transmitter Settings选项卡上的“Register \’tx_in \’输入端口”选项。

计划在Quartus II软件的未来版本中修复此问题。

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