为什么我在Qsys中收到正确配置的PCI Express内核的警告?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我在Qsys中收到正确配置的PCI Express内核的警告?

在Qsys中实例化PCIExpress®内核的IP编译器时,即使核心已正确配置和连接,也会出现以下警告:

警告:System.pcie_hard_ip_0.pcie_hard_ip_0:模块依赖关系循环涉及:com.altera.sopcmodel.components.tclmodule.LiveModule“pcie_internal_hip”

警告:System.pcie_hard_ip_0.pcie_hard_ip_0:模块依赖关系循环涉及:com.altera.sopcmodel.components.tclmodule.LiveModule“avalon_clk”,com.altera.sopcmodel.components.tclmodule.LiveModule“pcie_internal_hip”

警告:System.pcie_hard_ip_0.pcie_internal_hip:pcie_internal_hip.pcie_core_clk无法同时连接和导出

警告:System.pcie_hard_ip_0.pcie_internal_hip:pcie_internal_hip.rc_rx_analogreset必须导出或连接到匹配的管道。

这些警告对于用户来说是安全的。此问题将在Qsys工具的未来版本中得到解决。

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