为什么在包括DDR2 SDRAM高性能控制器MegaCore或ALTMEMPHY宏功能的设计的时钟频率(DQS与CK)时序路径上存在负时序余量?Altera_wiki6年前发布480该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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