为什么Qsys无法生成任何HDL文件?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Qsys无法生成任何HDL文件?

如果Qsys组件的名称在VHDL或Verilog HDL中是非法的,Qsys将无法生成任何HDL文件。例如,在VHDL中,以下划线结尾的名称是非法的。

解决/修复方法

要避免此问题,请确保所有组件名称都合法。

在未来的Quartus®II软件的发布,Qsys的计划在这种情况下产生的错误信息。

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