当使用DQS相移时,为什么DQS延迟链的值在时序仿真中不正确?-Altera-Intel社区-FPGA CPLD-ChipDebug

当使用DQS相移时,为什么DQS延迟链的值在时序仿真中不正确?

由Quartus®II软件9.0中的EDA Netlist Writer生成的标准延迟输出文件( .sdo )包含DQS延迟链的错误延迟值。因此,在仿真期间不能正确反映任何指定的DQS相移。

要解决此问题,请在生成的.sdo文件中手动将“<device> _dqs_delay_chain”原子的IOPATH延迟更改为PORT延迟。

例如:

以下代码显示原始.sdo文件的一部分,具有IOPATH延迟:


(CELL
(CELLTYPE "stratixiii_dqs_delay_chain")
(INSTANCE dqdqs\|dqs_delay_chain_inst)
(DELAY
(ABSOLUTE
(IOPATH dqsin dqsbusout (612:612:612) (571:571:571))
)
)
)

将IOPATH延迟更改为PORT延迟。不要更改延迟值(在此示例中(612:612:612和571:571:571)):

(CELL
(CELLTYPE "stratixiii_dqs_delay_chain")
(INSTANCE dqdqs\|dqs_delay_chain_inst)
(DELAY
(ABSOLUTE
( PORT dqsin (612:612:612) (571:571:571))
)
)
)

计划在Quartus II软件的未来版本中修复此问题。

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