警告(10240):Verilog HDL总是在<design.v>构造警告,推断变量“i”的锁存器,它通过always结构在一个或多个路径中保存其先前的值Altera_wiki6年前发布90该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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