以太网10G MAC在ncsim / vhdl仿真器精加工阶段失败-Altera-Intel社区-FPGA CPLD-ChipDebug

以太网10G MAC在ncsim / vhdl仿真器精加工阶段失败

当您在GUI中启用以下任一设置并以VHDL为目标生成以太网10G MAC时,生成的设计在使用NCSIM仿真器编译时将无法进行精化阶段。

1.启用时间戳=“1”

2.速度=“1GBps / 10Gbps”或“多速10 Mbps – 10 Gbps”

解决/修复方法

若要解决此问题,请使用以下命令生成将正确详细说明的仿真脚本。

make-ip-simscript –spd = <spd filename> – 编译到工作

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