当您在较低级别模块上使用LogicLock™区域时,Quartus®II软件版本3.0 SP2及更早版本中会出现此错误消息,该模块包含JTAG端口的接口,例如Nios /Nios®II调试内核或任何SignalTap® II逻辑分析仪。这些接口使用SLD集线器模块连接到JTAG接口。 LogicLock区域生成的VQM文件包含必须连接到顶层的JTAG I / O原子。解决方法是将这些JTAG信号连接到顶层的引脚。 VQM文件中JTAG I / O引脚的名称如下所示:
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_tdo
- altera_reserved_ntrst(并非所有系列都有此引脚。例如,Cyclone® 和MAX® II器件没有此引脚。查看您正在使用的器件系列的数据手册或引脚列表。)
即使您在设计中看不到这些信号,Quartus II软件也会自动实例化它们,因为已经实例化了使用SLD集线器(即SignalTap II或Nios OCI调试核心)的模块。通常,上面列出的JTAG信号,SLD集线器和JTAG接口都由Quartus II软件自动处理。
另请注意,因为Altera®只有一个JTAG接口器件,您不能有多个包含SLD集线器的VQM网表。您必须将连接到SLD集线器(即JTAG接口)的所有模块组合到一个VQM网表中。
从Quartus II软件4.0开始修复此问题。
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