当PLL尚未锁定时，如何禁用PLL时钟输出应用于我的设计中的寄存器？

要在PLL未锁定时禁止PLL输出时钟驱动设计中的寄存器，请将时钟控制（ALTCLKCTRL）模块的输入连接到PLL时钟输出，如图1所示.ALTCLKCTRL的输出然后应该将块连接到您的寄存器。

使用PLL的锁定信号启用ALTCLKCTRL块的输出。然后，仅当PLL锁定时，才会启用ALTCLKCTRL块的输出时钟。