当包含DDR2接口的Stratix III设计的I / O分析期间报告“无法适应器件设计”错误时,为什么Quartus II软件没有提供调试信息?-Altera-Intel社区-FPGA CPLD-ChipDebug

当包含DDR2接口的Stratix III设计的I / O分析期间报告“无法适应器件设计”错误时,为什么Quartus II软件没有提供调试信息?

Quartus®II软件版本7.2 SP2和先前可能不产生子的错误消息来解释 一个没有配合ËRROR 根本原因 S,当在fitter的I / O分析阶段中产生它。

Fitter应报告以下信息:

额外的信息:’T可以在全球航线1个信号(S)为区域 9个全局信号已经被分配到区域,但硬件只允许9个全局信号

不合适可能有很多原因。 Altera建议您检查有关I / O分配和时钟/ PLL使用的所有设计指南。

如果您在调试不合适错误的原因时遇到问题,可以通过www.Altera.com上的MySupport提交服务请求来联系Altera技术支持。

调试未报告消息的问题计划在Quartus II软件的下一版本中修复。

请登录后发表评论

    没有回复内容