当我在不同的计算机平台上编译设计时,为什么会得到不同的时序或拟合结果?-Altera-Intel社区-FPGA CPLD-ChipDebug

当我在不同的计算机平台上编译设计时,为什么会得到不同的时序或拟合结果?

不同的计算机体系结构(例如,SPARC和Intel)以不同的方式舍入浮点数。在放置和布线设计时,Quartus IIfitter使用数百万计算中的浮点数。稍微不同的舍入会导致在放置和布线期间的不同点处的不同决策。这些差异通常影响后来的决定,从而获得显着不同的拟合。不同的拟合有不同的时间结果。平均而言,在每个平台上获得的拟合质量将是相同的,但是这两个平台将针对相同的设计获得不同的拟合。

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