为什么即使在启动后看门狗定时器也不会递增?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么即使在启动后看门狗定时器也不会递增?

将间隔定时器配置为看门狗时,Quartus®II软件版本11.x中的Qsys存在问题。芯片选择信号未连接。这将在Quartus II软件的更高版本中修复。

要解决此问题,请编辑Qsys生成的顶级verilog文件。搜索看门狗组件。将芯片选择输入信号连接到间隔定时器到1’b1。

timer_sys_timer_0 timer_0(
.clk(clk_clk),// clk
.reset_n(~rst_controller_reset_out_reset),// reset_n
.address(timer_0_s1_agent_m0_address),//地址
.writedata(timer_0_s1_agent_m0_writedata),// writedata
.readdata(timer_0_s1_agent_m0_readdata),// readdata
.chipselect(1’b1),// chipselect
.write_n(~timer_0_s1_agent_m0_write),// write_n
.resetrequest(),// resetrequest
.irq(timer_0_irq_irq)// irq
);

请登录后发表评论

    没有回复内容