为什么设计编译器中的Verilog网表文件在Quartus II中无法编译？

Quartus®II软件不正式支持导入从Synopsys Design Compiler生成的Verilog网表。

当Design Compiler设置为综合工具并且通过EDA Tools Settings菜单指定了Library Mapping File（.lmf）时 ，Quartus II软件可能在编译期间产生错误。

要解决此问题，请按照以下步骤设置库映射文件altsyn.lmf ：

1. 从“任务”菜单中选择“设置”。
2. 在 Analysis＆Synthesis Settings下，选择 Verilog HDL Input。
3. 在“库映射文件”框中输入库映射文件altsyn.lmf的路径。

altsyn.lmf文件可以在Quartus II安装目录中找到：< Quartus II安装路径 > \ quartus \ lmf。