错误： Verilog HDL语法错误：组件名称必须是模块，任务，函数或块语句。“（MAX + PLUS II）

即使顶级设计子模块声明正确，在MAX +PLUS®II软件中编译Verilog HDL设计时也可能会收到此错误消息。如果在顶层文件中声明了一个或多个'define指令，它们在模块实例化之前不位于文件的开头，则会发生此错误。

解决方法是在实例化任何模块之前将所有'define指令放在文件的开头。如果在其他任何地方声明它们，则MAX + PLUS II软件无法解析，因此无法识别子模块。