为什么我在FPGA配置期间看到CRC_ERROR信号拉高?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我在FPGA配置期间看到CRC_ERROR信号拉高?

在配置过程中,CRC_ERROR引脚是常规I / O引脚,直到FPGA进入用户模式,然后将开始用作CRC_ERROR引脚(如果此功能使能)。即使在配置过程中I / O引脚处于三态,此I / O(CRC_ERROR)引脚缓冲器也会关闭并连接到外部10k欧姆上拉,这将导致I / O(CRC_ERROR)引脚拉高。

当FPGA进入用户模式时,I / O(CRC_ERROR)引脚缓冲器将打开,并将作为CRC_ERROR引脚,保持低电平直到检测到错误。

解决/修复方法

在监视配置过程时,建议观察可选的INIT_DONE信号状态,因为这将指示FPGA是否已进入用户模式。 INIT_DONE从低到高的转换表示器件已完成初始化并进入用户模式。当CRC_ERROR引脚变为低电平时,您将看到INIT_DONE变为高电平。

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