PLL动态重配置复位不会恢复Arria 10器件中最初编程的PLL设置-Altera-Intel社区-FPGA CPLD-ChipDebug

PLL动态重配置复位不会恢复Arria 10器件中最初编程的PLL设置

对于Arria V,Cyclone V和Stratix V器件,您可以使用Altera锁相环(PLL)重配置IP动态重新配置器件小数分频PLL(fPLL)的设置。在PLL重配置IP上断言mgmt_reset信号mgmt_reset恢复为其原始SRAM对象文件( .sof )设置。此恢复功能仅适用于V系列器件;在Arria 10器件中重新配置I / O PLL或fPLL时,它不存在。

您可以使用PLL重配置IP重新配置I / O PLL设置,但在IP上声明mgmt_reset信号将不会恢复I / O PLL的原始.sof设置。断言reset信号会清除IP中的命令FIFO缓冲区。如果断言I / O PLL复位,I / O PLL将丢失并重新获得锁定,但新设置将被保留。

对于Arria 10器件,高速串行接口(HSSI)fPLL具有用于重新配置的Avalon存储器映射(Avalon-MM)接口。 Avalon-MM界面是原始的,允许您在运行时动态更改设置。在断言收发器动态重配置复位,PLL复位或两者复位时,将保留新的fPLL设置。

解决/修复方法

对于fPLL:

  • HSSI fPLL IP具有将配置设置转储到存储器初始化文件( .mif) ,系统Verilog设计文件(.sv)或C头文件的选项。将Arria 10器件从第一个配置重新配置为第二个配置时,必须生成两个HSSI fPLL IP变体,以生成.mif, .sv或C头文件。您可以使用其中一个文件在新设置中进行流式处理,以将fPLL设置从第一个配置更改为第二个配置。

对于I / O PLL:

  • I / O PLL IP具有将配置设置转储到.mif的选项。多个PLL配置可以组合在一起形成一个.mif,并可以加载到PLL重配置IP中。您可以使用此文件在新设置中进行流式处理,以更改多个配置之间的I / O PLL设置。

提供了两个fPLL示例设计来帮助您进行重新配置。第一个示例使用Native PHY IP内核中的配置阵列演示.sv文件流。第二个示例演示了如何通过Avalon-MM接口修改HSSI fPLL耦合计数器设置,而无需流式传输整个配置。

如果您需要更多信息,请联系Altera。

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