错误:“<path>模块实例化错误:端口<端口名称>在模块实例中连接,但未在模块声明中声明。” (Verilog HDL,先进先出(FIFO))Altera_wiki6年前发布30该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
没有回复内容