Stratix®IIPLL锁定信号是与输入或输出时钟同步还是异步信号?-Altera-Intel社区-FPGA CPLD-ChipDebug

Stratix®IIPLL锁定信号是与输入或输出时钟同步还是异步信号?

锁定信号是PLL的异步输出。

PLL锁定信号来自参考时钟和反馈时钟,为相位频率检测器(PFD)供电。

参考时钟=输入时钟/ N.

反馈时钟= VCO / M.

当参考时钟和反馈(FB)时钟的相位和频率相同或在锁定电路容差范围内时,PLL会产生锁定输出。当PFD上的两个输入之间的差异超出锁定电路容差时,PLL将失锁。锁定信号是PLL输入参考时钟和反馈时钟的函数,但不完全与那些时钟同步,因为在锁定信号被解除断言之前它们必须在锁定电路容差之外。

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