我编写了我的设计,并在实验室中工作。我在相同版本的Quartus®II软件中重新编译了相同的RTL,但它不起作用。可能有什么不对?-Altera-Intel社区-FPGA CPLD-ChipDebug

我编写了我的设计,并在实验室中工作。我在相同版本的Quartus®II软件中重新编译了相同的RTL,但它不起作用。可能有什么不对?

检查以下常见故障区域,这些区域可能会影响可能受边际变化影响的设计:

 

  1. 仿真现象:

·          电源和接地不符合规格

·          去耦不足

·          噪声/信号完整性

  1. 时间限制

·          不完整的约束

·          不准确的约束

·          时序异常限制不佳

  1. 异步接口处理不当

·          使用Design Assistant验证您的设计 – 您可以找到有用的信息来帮助解决问题

·          重置结构

·          异步时钟域传输

·          异步信号

    请登录后发表评论

      没有回复内容