与UART0冲突的引脚分配错误-Altera-Intel社区-FPGA CPLD-ChipDebug

与UART0冲突的引脚分配错误

如果您的HPS设计是使用Qsys v13.0或更早版本创建的,并且您在v13.0 SP1或更高版本中打开它,则可能会看到类似于以下内容的错误消息:

The selected peripheral UART0 and <component name> are conflicting.

在v13.0及更早版本中,Arria V SoC HPS的HPS软IP组件具有错误的引脚集定义。 HPS I / O Set 0和HPS I / O Set 2中的UART0引脚分配互换。当您打开使用错误的引脚组定义创建的设计时,交换的引脚位置与其他组件引脚重叠。

解决/修复方法

要解决此问题,请执行以下步骤:

  1. 在Qsys中打开您的SoC HPS设计。
  2. 编辑HPS组件。
  3. 打开外设引脚多路复用页面。
  4. HART0引脚多路复用HPS I / O设置0更改为HPS I / O设置2 ,反之亦然。
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