为什么我的Stratix IV设计在PMA Direct传输接口上具有高BER？

6年前发布

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在Quartus®II11.1 SP2及更早版本中，PMA Direct传输接口的错误时序模型可能会导致硬件错误，例如针对Stratix®IV器件的设计的误码率（BER）增加。特别是，这些不正确的模型会影响在受影响的时序路径上具有低时序裕量的设计，尤其是在高温和低核心电压下。

该问题仅影响在发送器中以基本（PMA Direct）模式使用ALTGX宏功能收发器的设计。该模式在发送端使用直接的内核到PMA寄存器传输，而不是使用硬PCS逻辑和相位补偿FIFO。

从Quartus II软件版本12.0开始，Stratix IV时序模型已更改为更新PMA直接收发器接口的延迟模型。如果您的设计使用早期版本的Quartus II软件，则应升级到12.0或更高版本，或限制设计以匹配更新的时序模型，详见下文。

解决/修复方法

为了确保在整个PVT范围内的正确行为，Quartus II软件版本12.0将以下额外延迟量添加到核心到PMA时序路径：

Stratix IV 530和360密度范围的550 ps延迟
Stratix IV 230和110密度范围内延迟350 ps

要使用经过校正的时序模型，请在Quartus II 12.0或更高版本的Quartus II软件中进行时序分析。 PMA直接时序将针对所有时序角正确建模。请注意，对于较新的型号，时序收敛可能更加困难。

如果您无法将设计迁移到Quartus II软件版本12.0，请添加时钟不确定性约束以表示时序模型更改。下载并运行PMA Direct Timing Evaluation Script以指定所需的约束。该脚本检查受影响接口上的时序松弛，并提供Synopsys设计约束（SDC）命令以在版本11.1 SP2及更早版本中添加时钟不确定性约束。

要运行PMA Direct Timing Evaluation Script，请在编译设计后从命令行使用以下命令：

quartus_sta –t stratixiv_pma_direct_timing_evaluation.tcl –project <project name>

PMA Direct接口时序性能受器件核心电压的影响。如果您具有良好的最小电压控制和/或在升高的核心电压下运行，您可以获得比Quartus II时序模型中最差情况数字更好的性能。该脚本提供了一个选项，可以根据升高的VCC内核电压对时序模型进行分级，以获得更好的时序性能。

要使用按比例分配的计时模型信息，请添加以下脚本选项：

-core_voltage <voltage in V>

对于Stratix IV GX器件，可提供0.90或0.92 V的额定数据。对于Stratix IV GT器件，您可以输入正常的标称核心电压0.95，以获得Quartus II时序模型中未包含的可用的额定数据。您可以使用PMA直接时序评估脚本在任何Quartus II版本中提供符合评级的约束。

为了解决满足时序的挑战，您可能需要制定放置约束以优化TX内核寄存器的放置。有关进行放置约束的更多信息，请参阅下面的相关解决方案。