如果您尝试编译面向Stratix V器件的设计，编译可能会失败，并显示以下错误：
Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices 。
解决/修复方法
在开始编译之前，请执行以下步骤关闭网表编写器：
- 在“任务”菜单上，单击“设置” 。
- 在“ 类别”列表中，选择“ EDA工具设置”下的“ 仿真 ” 。
- 在“ 工具名称”框中，选择“ <无>” 。
要执行nativelink RTL仿真，请在编译完成后，在EDA Settings对话框的Tool name框中选择您的EDA工具。
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