如何在Stratix III器件中使用外部PLL选项实现altlvds宏功能？

在Stratix®III器件的altlvds宏功能模块中使用外部PLL选项时，可以使用左/右PLL设置作为常规PLL，并将PLL连接到altlvds宏功能 。

PLL设置的详细信息如下：

• 参数设置：
  • 选择左/右PLL类型
  • 在源同步补偿模式下选择PLL内部的反馈路径
• Clk0：连接到altlvds宏功能的rx_inclock或tx_inclock端口的高速串行时钟
  • 输出频率：数据速率
  • 相移：-180度
  • 工作周期：50％
• Clk1：连接到altlvds宏功能的rx_enable或tx_enable输入端口的加载使能信号
  • 输出频率：数据速率/反序列化因子
  • 相移：[（反序列化因子-2）/反序列化因子] * 360度
  • 工作周期：（100 /反序列化因子）％
• Clk2：为同步寄存器提供时钟
  • 输出频率：数据速率/反序列化因子
  • 相移：（ – 180 /反序列化因子）度
  • 工作周期：50％
• 如果接收器使用动态相位对齐（DPA）：
• 请参阅Stratix III器件中的白皮书DPA电路和rx_dpa_locked信号行为 （PDF）
• 对于的Quartus®II 8.0软件或更高版本，选择altpll宏功能DPA时钟。在“输出时钟”设置选项卡中选中“对DPA时钟使用这些时钟设置”。此设置应应用于输出时钟，该时钟用作高速串行（快速）时钟。 （见注1）
• Quartus II 7.2 SP3软件及更早版本的altpll宏功能中没有“使用DPA时钟的这些时钟设置”复选框。在为altpll宏功能生成的包装器文件中设置以下内容：
  dpa_multiply_by和dpa_divide_by =与Clk0相同的乘法/除法因子（即，DPA时钟频率与数据速率相同）。
• 打开altpll宏功能的VHDL或Verilog文件。
  例如，在使用Verilog HDL时，在defparam部分添加以下2行。 （值取决于altpll / altlvds设置）
  altpll_component.dpa_multiply_by = <integer>，
  altpll_component.dpa_divide_by = <integer>，
• 此设置适用于altlvds宏功能上可用的所有反序列化因子和数据速率。
• 使用外部PLL的altlvds和具有内部PLL的altlvds之间的数据输入和LVDS输出的延迟可能不同。

注1：如果不使用此设置，可能会发生以下fitter警告：SERDES接收器原子“rx_0”的DPA时钟由PLL“PLL_NAME”驱动，带有未指定的dpa_multiply_by和dpa_divide_by参数。

还可能出现以下fitter错误：
错误：lvds时钟和SERDES接收器原子“rx_0”的DPA时钟频率必须相同