一些高速以太网IP核用户指南并未说明缺乏对VHDL的支持-Altera-Intel社区-FPGA CPLD-ChipDebug

一些高速以太网IP核用户指南并未说明缺乏对VHDL的支持

以下IP内核的用户指南并未说明IP内核不支持VHDL模型:

  • 低延迟40-Gbps以太网IP核
  • 低延迟100-Gbps以太网IP核
  • 25G以太网IP核

这些IP内核的参数编辑器似乎提供了选择VHDL仿真和综合模型的选项。因此,用户指南应澄清这些模型实际上不可用。此外,用户指南应阐明Quartus®Prime软件使用IP内核生成的VHDL特定文件不起作用。

解决/修复方法

在IP内核参数编辑器中,确保为要生成的模型选择Verilog HDL。请注意,用户指南中列出的.vhd和其他VHDL特定文件不起作用。

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